[发明专利]图案数据的处理方法以及电子器件的制造方法

说明书

相关申请的交叉引用

本申请要求于2007年4月27日提交的美国临时申请No.60/924,061 和于2008年3月27日提交的美国非临时专利申请No.12/078,178的优先 权。

技术领域

本发明公开涉及在掩膜上形成的掩膜图案的图案数据的处理方法以 及电子器件的制造方法，更具体地，涉及对用于制造诸如半导体元件的电 子器件的光掩膜的数据产生和对准有效的技术。

背景技术

通过在用作曝光体的基底(诸如硅晶片)上叠加几十层电路图案来制 造诸如LSI的电子器件。每一层的电路图案是使用光刻处理形成的，所述 光刻处理用投影曝光装置将绘制在光掩膜(在下文中也简单称为掩膜)上 的掩膜图案转移到基底上。

在电子器件的制造过程的每个光刻处理中，在存在于基底上的电路图 案和新转移的图案之间的精确对准是极其重要的。为此目的，首先必须精 确地检测在之前的光刻处理中曝光到基底上的电路图案的位置。

因此，如在专利文献1中所公开的那样，除了在基底上形成的电路图 案之外，在现有技术中使用了包括专用对准标记的光掩膜，该专用对准标 记与电路图案具有预定的位置关系。在光刻处理中，将所述对准标记连同 电路图案一起曝光到基底上。通过测量在基底上形成的专用对准标记的位 置来检测在基底上形成的电路图案的位置。

通常将对准标记布置在基底上被称作街线的区域中，该街线具有大约 50μm到120μm的宽度且存在于相邻的集成电路之间。

[专利文献1]日本公开专利No.2002-043211

发明内容

如上所述，在现有技术中，在光掩膜上与电路图案分开地布置对准标 记。因此，用于在光掩膜上布置对准标记的布局设计是必要的。

此外，对准标记的布置限于相邻的集成电路之间的区域。因此，对准 标记的布置的自由度低，且难于在单个集成电路中布置对准标记。

本发明公开提供了一种图案数据的处理方法，该方法基于在掩膜上形 成的掩膜图案(例如，电路图案)的设计数据而指定可用作对准标记的区 域。

此外，本发明提供了一种通过精确测量在基底上的掩膜图案(例如， 电路图案)的位置，在无需与掩膜图案分开地布置对准标记的情况下制造 电子器件的方法。

在一方面，用于处理掩膜图案的设计数据的图案数据处理方法包括从 掩模图案的设计数据中提取预定区域，其中基于设计数据，所述预定区域 在第一方向上的尺寸大于或者等于第一参考值，在与第一方向交叉的方向 上的尺寸大于或者等于第二参考值，以及，指定所提取的所述预定区域作 为用于位置测量的图案区域。

在另一方面，电子器件的制造方法包括：第一曝光步骤，其在曝光体 上形成第一掩膜图案；图案区域指定步骤，其使用上述图案数据处理方法， 根据第一掩膜图案的设计数据指定图案区域；位置确定步骤，其使用与在 图案区域指定步骤中获得的图案区域有关的信息来确定在第一曝光步骤 中在曝光体上形成的第一掩膜图案的位置信息；以及第二曝光步骤，其基 于在位置确定步骤中获得的第一掩膜图案的位置信息而在曝光体上形成 第二掩膜图案。

在本发明公开的一个方面的所述图案数据处理方法中，可根据掩膜图 案的设计数据将可用作对准标记的区域指定为图案区域。

在本发明的另一方面的所述电子器件的制造方法中，根据在第一曝光 步骤或者之前的曝光步骤中形成的第一掩膜图案的设计数据来指定可用 作对准标记的基底上的图案区域，而无需与掩膜图案分开地布置对准标记 且可基于图案区域确定第一掩膜图案的位置信息。

附图说明

现在将参考附图描述实施本发明的各个特征的一般结构。提供附图和 相关联的描述是用于示出本发明的实施例而并非用于限制本发明的范围。

图1是示出掩膜数据处理的实施例的结构示例的图示；

图2是用于根据掩膜设计数据SF指定图案区域BD的流程图；

图3是示出被布置为位图图案40的掩膜设计数据SF的图示；

图4是具体示出图案区域BD的图示；

图5是具体示出所述图案区域BD的图示；

图6是详细示出图2所示的流程图的部分过程的流程图；

图7是用于检查图案区域BD的流程图；