[发明专利]阻止晶体管栅极电极的预非晶化

说明书

技术领域

本发明系大致有关集成电路之形成，且尤系有关晶体管之形成。

背景技术

集成电路的制造需要根据指定的电路布局而在特定的芯片面积上 形成大量的电路组件。一般而言，目前实施了复数种工艺技术，其中 对于诸如微处理器及储存芯片等复杂的电路而言，互补金属氧化物半 导体(CMOS)技术在目前是其中一种最有前景的方法，这是由于其在工 作速度及(或)电力消耗及(或)成本效率上都有较佳的特性。在使用 CMOS技术制造复杂的集成电路期间，在包含结晶半导体层的衬底上 形成数百万个晶体管，亦即，N信道晶体管及P信道晶体管。MOS晶 体管(不论所考虑的是N信道晶体管或P信道晶体管)包含所谓的PN接 面，而系由高浓度掺杂的漏极及源极区与被配置在该漏极区与该源极 区之间的反向掺杂通道区之间的界面形成PN接面。

该通道区的导电系数(亦即，导电信道的驱动电流能力)受到在接近 该通道区处形成且被薄绝缘层分隔的栅极电极所控制。在形成导电通 道之后，因将适当的控制电压施加到栅极电极而产生的该通道区之导 电系数系取决于掺杂剂浓度、多数电荷载子的移动率，且对于该通道 区沿着晶体管宽度方向的特定延伸区而言，又系取决于也被称为通道 长度的源极与漏极区间之距离。因此，结合在将该控制电压施加到栅 极电极时在该绝缘层之下迅速地产生导电通道的能力，该通道区的整 体导电系数实质上决定了MOS晶体管的效能。因此，由于通道长度的 减小以及与其相关联的通道电阻系数之减小，而使该通道长度成为实 现集成电路工作速度增加的首要设计准则。

然而，晶体管尺寸的持续微缩牵涉到与该尺寸微缩相关联的复数 个问题，因而必须解决这些问题，以便不会不当地抵消了因持续地减 小MOS晶体管的通道长度而得到的效益。在这方面的一个主要问题 是：针对新的装置世代而开发增强的微影及蚀刻策略，以便可靠地且 可复制地产生诸如晶体管的栅极电极的具有关键尺寸的电路组件。此 外，漏极及源极区中需要沿着垂直方向及横向方向的极复杂之掺杂剂 分布，以便提供低的片电阻系数及接触电阻系数、以及所需的通道控 制能力。此外，与栅极绝缘层有关的PN接面之垂直位置也代表了考虑 到漏电流控制时的关键性设计准则。因此，减少通道长度时，通常也 需要减少栅极绝缘层与通道区所形成的界面有关的漏极及源极区之深 度，因而需要精密的注入技术。根据其它的方法，在与栅极电极有一 指定偏移之情形下形成被称为高起的漏极及源极区(raised drain and  source region)之磊晶生长区，以便提供该高起的漏极及源极区的较大之 导电系数，且同时相对于该栅极绝缘层维持浅PN接面。

另一种方法是形成较深的源极/漏极区，该较深的源极/漏极区 可以有可靠的硅化，且因而形成了低电阻值的接触，且同时提供了在 较深的源极/漏极区与栅极间之浅源极/漏极延伸区。

通常系以离子注入技术得到掺杂剂分布。离子注入对制造现代集 成电路是不可或缺的。离子注入包含：产生所需的离子束，并将这些 离子束注入到衬底中，使得这些离子束被置于半导体表面正下方。目 前，系将离子注入用来形成源极及漏极区、通道与源极/漏极接点间 之浅延伸接面、以及电主动的多晶硅栅极电极。离子注入之后通常有 接续的退火步骤，以便恢复离子在注入期间占用半导体晶格中之间质 空间(interstitial space)时造成的损伤。

当晶体管装置被微缩到100纳米以下时，高浓度掺杂的极浅接面 对具有可接受的短信道效能之大电流驱动能力是必要的。我们相信： 用来减少源极/漏极延伸接面的电阻值之关键参数是掺杂剂扩散斜 率，而不是掺杂剂的最大掺杂浓度。因此，获得箱形分布的先进工艺 技术之开发似乎是一种维持较低的接面电阻值之有效方式。

在以离子注入及快速热退火工艺执行传统的接面形成时，很难得 到极陡峭的超浅接面分布，这是因为在退火期间的注入诱发的点缺陷 (point defect)与掺杂剂原子间之相互作用可能显著地扩大分布形状，亦 即，减少了该分布的斜率。在作为得到低电阻值超浅箱形源极/漏极 延伸接面的可能解决方案上，具有预非晶化注入(Pre-Amorphization  Implant；简称PAI)之雷射热退火已受到相当的注意。