[发明专利]在晶圆上沉积薄膜的装置与方法以及进行填隙沟渠的方法

说明书

技术领域

本揭露内容有关于一种在晶圆上沉积薄膜的装置及其方法以及一种填 隙沟渠的方法，且更特定而言，有关于一种用于填隙制造工艺(即制程，以 下均称为制造工艺)的沉积薄膜的装置及其方法以及一种用于半导体元件 的填隙方法。

背景技术

半导体元件制造工艺通常以在半导体基板上形成MOS晶体管的制造工 艺作为开始。使用浅沟槽隔离(STI)来实施形成MOS晶体管的制造工艺。在 相关技术的STI制造工艺中，通常借由化学气相沉积(CVD)来形成沟渠填充 氧化物。然而，在具有较大高宽比(aspect ratio)的狭窄图案中，使用借 由CVD形成的氧化物的填隙具有一定局限。

为了解决该填隙问题，最近已经开始应用高密度等离子体(HDP)  CVD 或次大气压(SA)-CVD，在高密度等离子体(HDP)  CVD中使用诸如硅烷(SiH₄) 的气体，在次大气压(SA)-CVD中蒸发和反应诸如四乙基正硅酸盐(TEOS)的 液体。

由于HDP-CVD(其为CVD类型)的高产率(productivity)，许多元件制造 商采用HDP-CVD并重复进行沉积及蚀刻。为获得高填隙性能(capability)， HDP-CVD要求低沉积率及高蚀刻率，其亦可导致所不希望的蚀刻较低层的问 题。为解决此问题，可使用带有较宽可允许范围的配方(recipe)。然而， 由于大量生产的反应器的非一致性，此方法亦可导致对较低层的蚀刻。使 用O₃-TEOS反应的SA-CVD具有以下的优点：因为采用了热CVD技术及广泛 使用的O₃和TEOS，故不会发生基板损坏。然而，SA-CVD存在低沉积率的问 题。并且，已有报告指出，尽管使用了在具有0.25μm深度及0.1μm宽度 (或更小)的十亿(giga)位元组DRAM元件中的O₃-TEOS氧化物或HDP-CVD氧 化物，但在沟渠中形成空隙(void)的可能性仍非常高。

为了解决以上问题，引入了原子层沉积(ALD)方法。该ALD方法是一种 薄膜形成方法，在此方法中借由源气体的表面饱和(surface saturation) 来形成薄膜，其中各自的源气体会独立地供应。

然而，当在ALD方法中源气体类型的数量增加时，必须建立复杂的气 体供应线和用于该控制气体供应线的多个阀以便将源气体供应至反应器 内。因此，会产生以下的问题：建立气体供应线及阀会增加费用并且必须 要确保(secure)用以建立气体供应线及阀的空间。并且，应该增加用于控 制源气体的供应的硬件和软件的容量(capacitance)。再者，由于各自供应 至反应器的源气体的载入并不全部对应于冲洗气体的载入，故反应器中的 压力会不规则地改变，其可能会导致制造工艺不稳定。

阀的复杂性及频繁操作会缩短其生命周期，对装置的维护要求的加大 会增加装置的维护费用并且会增加装置的当机时间(downtime)，因此会减 小生产率。

为克服以上问题，美国专利案第5,730,802号揭露了一种沉积薄膜的 装置及其方法，其中反应器借由隔板而隔开，第一材料气体、第二材料气 体及分离气体透过气体供应入口而供应至借由隔板所隔离的反应器空间 内，并且在基板支承架旋转时形成原子层。

在图1中显示了以上美国专利案所揭露的沉积薄膜的装置的构造。

参照图1，沉积薄膜的装置包括：反应器10、在反应器10中配备成可 旋转的基板支承架20、材料气体(material gas)供应入口30和40、分离 气体供应入口50及防止材料气体混合的隔板60。当借由旋转基板支承架 20透过材料气体供应入口30和40以及分离气体供应入口50分别将材料气 体和分离气体供应至基板(W)上时，实施原子层沉积。

随着半导体制造技术的发展，半导体元件具有高集成度，因此电路上 的线宽及线间间隔减小。因此，要求有一种填隙制造工艺，其可完全填充 具有增加的高宽比的沟渠。尽管以上所配置的用于沉积薄膜1的装置使得 在较高的高宽比的条件下实施原子层沉积基本上成为可能，但在填隙具有 非常高的高宽比的沟渠方面其能力受到限制。

发明内容

本揭露内容提供一种使用简单制造工艺来沉积具有优良的填隙性能的 薄膜的装置。

本揭露内容还提供一种沉积具有优良的填隙性能的薄膜的方法。