[发明专利]电子元件及其制造方法

说明书

技术领域

本发明涉及一种电子元件(electric component)，该电子元件包 括具有由至少一个介电层所隔开的第一导电层(first electrically conductive layer)和第二导电层的叠层(stack)。本发明还涉及一种 制造该电子元件的方法。

背景技术

诸如互补金属氧化物半导体(CMOS)电路、P沟道金属氧化 物半导体(PMOS)电路或n沟道金属氧化物半导体(NMOS)电 路的电子电路包括大量的有源和无源电子元件，诸如薄膜晶体管 (TFT)和电容器。典型的TFT结构包括适当掺杂的半导体，在该 半导体中或者邻近该半导体设置了漏极区和源极区，该半导体由合 适的介电材料将其与栅电极隔开。单个TFT通常实现为一个叠层， 该叠层包括衬底、第一导电层、半导体、电介质(dielectric)以及 第二导电层。电子电路可以包括多个这样的电子元件，尤其是电容 器、薄膜晶体管(TFT)以及导电层的交叉，这决定了基本上夹在 第一导电层与第二导电层之间的介电层的几何形状。

应当理解的是，在半导体技术领域中，对于很多电子电路元件 来说，电介质厚度的减小改善了它们的电学特性，如开关速度、操 作电压、功耗。此外，临界横向器件尺寸(例如，TFT沟道长度) 的小型化使得有必要同时减小电介质的厚度，以确保基本的器件缩 放规则(device scaling rule)。在半导体物理学中，通常都知道，当 TFT的沟道长度变得太短时，TFT的开关特性会变得少于限定。这 样的短沟道效应(short-channel effect)包括差的亚阈值斜率 (sub-threshold slope)、阀值电压的改变以及故障或电流饱和，而这 样的短沟道效应通常是不期望出现的。S.M.Sze，Wiley&Sons(纽 约)在1981年的“Physics of Semiconductor Devices”中描述了这 些现象。通过同时按比例减小电介质的厚度，可以避免这些短沟道 效应。因此，为了达到更高的开关速度(通常通过减小沟道长度来 获得)，还必须按比例减小电介质的厚度。

此外，期望减小存储电容器的表面面积，以降低电短路风险。 这需要利用更薄和/或更高介质常数的介电层。

然而，随着电介质厚度的减小，介电层相对侧上的导电层之间 的电短路风险增加。这种现象通常称作击穿。对于一些电介质，电 击穿不仅可以取决于所施加的电压，也可以取决于所施加的电压的 持续时间和流过电介质的电流总量。具体地，光敏材料经常表现出 相对差的击穿特性。这可归因于它们相对较高的离子含量，例如， 由于光敏引发剂材料(混合在光致抗蚀剂中)的使用，其中，该光 敏引发剂材料包含离子成分或离子基或者可以形成离子成分或离 子基，以在(UV)光刻(photo-lithography)期间暴露于(UV)光 之后使得光致抗蚀剂发生合适的化学反应。

发明内容

本发明的目的在于提供一种电子元件，诸如薄膜晶体管、存储 电容器或各导电层的交叉，其中，降低了电击穿的风险，这使得这 种电子元件的操作寿命得到改善，从而，也改善了包括这种电子元 件的器件的操作寿命。

为此，在根据本发明的电子元件中，介电层包括电绝缘材料的 夹层，该电绝缘材料具有高时变电击穿强度，该夹层至少部分被另 一层可光图案化的电绝缘材料覆盖。

已经发现，通过向包括可光图案化材料的介电层提供具有高时 变电击穿强度的介电材料(诸如高时变电击穿有机或无机电绝缘 体)的附加夹层，产生了对时变击穿特性具有实质改进的介电双层 (dielectric bi-layer)。由于形成夹层的电绝缘层位于由此形成的介 电双层中的下部位置，并且不是直接可光图案化的，因此可以使用 可光图案化的顶部层作为掩膜来图案化夹层。这种双层可以用于栅 极电介质和存储电容器电介质以及导电层交叉之间的绝缘体。优选 地，将聚合物用于夹层。例如，夹层由多于一种材料的叠层组成。