[发明专利]为了改善制法边界的双曝光半导体制法

说明书

技术领域

本发明大体上关于先进的半导体处理，且更明确地说，是关于一种为了改 善制法边界的微影曝光制法。

背景技术

半导体集成电路的发展已经促成更高的整合程度。据此，半导体制法的发 展正不断地将半导体组件的对应几何维度驱使至越来越小的数值。例如，10 微米(μm)的栅极长度在1970年代相当普遍，但是，持续发展的半导体制 法则已经将栅极长度缩减至100纳米(nm)以下。

持续努力地达成更高的整合程度还会导致缩减相邻半导体特征图案之间 的分离距离。例如，用于制造65nm和45nm栅极长度的纳米制法会需要用到 例如120nm的组件间隔，用以在指定的制法边界内达到合理的产量。

为在一半导体基板上定义该等纳米特征图案以及相关联的组件间隔，必须 先将用以定义此等特征图案的几何图案叠置在该半导体基板之上。其通常会需 要用到数层的几何图案，因而让每一个图案会在半导体基板开发期间被叠置在 每一个先前图案之上。用以在该半导体基板上定义该等各层的几何图案则由被 称为微影术(microlithography)的制法来定义。

一般来说，微影制法由多个步骤组成，通过先显影一原始材料的各层。例 如，该原始材料最初可能由一硅或锗基板所组成，其上沉积着栅极氧化物层和 多晶体硅(多晶硅)层。

接着，可能会涂敷一硬屏蔽层，以便改善后面会被涂敷在该硬屏蔽层顶端 的光阻层的特定微影品质以及抗蚀性。例如，在该光阻层的下方使用一硬屏蔽 层可缩减该光阻层的厚度，当由该等光阻图案所定义的特征图案缩小至100nm 以下时，这便越来越重要。

最后，便会通过在该原始材料的整个表面上旋涂一均匀的光阻层而在该硬 屏蔽层的上方沉积一光阻材料层。接着，该光阻层便可能会被选择性地曝光在 经过几何定义的辐射(例如紫外(UV)光)图案中，通过利用一曝光工具、 光罩、及/或计算机资料来定义该等已曝光的区域。一底部反射涂层(BARC) 也可能会被沉积在该硬屏蔽层与该光阻层之间，以便最小化因该光阻曝光制法 所造成的不利的干扰效应，例如光阻线宽度变异。

经过曝光之后，该光阻便会接受显影制法，该制法会将该光阻中的潜影影 像转换成最终影像。其还可能会运用一氧等离子调整制法(oxygen plasma trimming process)来移除在完成光阻显影制法之后残留的大量不必要光阻。该 最终影像会在后续的减法步骤(例如，刻蚀)或是加法步骤(例如，离子植入) 中充当屏蔽，用以选择性地从该原始材料处移除材料/选择性地将材料沉积至 该原始材料，用以在纳米范围中产生特定的组件特征图案。

以产生65nm特征图案尺寸为目标的纳米制法通常会需要最终影像呈现出 例如50nm大小等级的特征图案尺寸。不过，利用已知的单曝光制法来取得 50nm特征图案尺寸的难度却非常高。就此制法来说，会先运用一曝光与显影 制法在该光阻层的最终影像内产生特大尺寸的特征图案，例如，80nm。例如， 接着便会运用一氧等离子调整制法，通过在水平与垂直两个方向中来调整该光 阻，用以将由该最终影像所定义的光阻特征图案从80nm缩小至50nm。

通过使用该光阻调整制法，便可有利地缩减特定的关键特征图案的尺寸， 例如晶体管栅极长度。但是不幸的是，该光阻调整制法同样会非所希望地缩减 其它关键特征图案的尺寸(例如多晶层至接触壳层(poly-to-contact enclosure) 图案以及场多晶层宽度(field poly width))，从而会让该多晶层至接触壳层与 场多晶层的线阻提高至可接受的制法边界以外。所以，必须继续努力以发现可 选择性缩减特定关键图案维度同时又可抑制缩减其它关键图案维度的光阻曝 光制法、显影制法、以及调整制法。

发明内容

为克服现有技术中的限制并且克服在阅读且理解本说明书之后便会明白 的其它限制，本发明的各实施例将揭示一种为了改善制法边界的双曝光半导体 制法。