[发明专利]用于输入/输出缓冲器的动态阻抗控制

说明书

相关申请 

本申请要求2007年6月8日提交的美国临时申请60/942798的权益，并在此通过引用全部包含进来。 

技术领域

本发明涉及用于输入/输出缓冲器的阻抗控制。 

背景技术

同步动态随机存取存储器(SDRAM)存储器控制器用在个人计算机中并且广泛用在多种电子产品中，通常微处理器和SDRAM被嵌入产品中来限定产品的控制特性和用户接口。SDRAM存储器控制器允许微处理器在运行程序时有效存取高速SDRAM。 

随着芯片制造商持续减小硅工艺部件的尺寸，驱动硅工艺趋向越来越好的电气和电子性能，每一次更新换代后时钟和数据速率通常翻倍，这使得严重的信号完整性问题出现在系统应用中的芯片之间的物理接口中。在更高的时钟速率下，主要由于存储器控制器芯片和SDRAM芯片之间的互连中的传输线效应，信号完整性被破坏。 

传输线效应，包括反射、衰减、串扰和接地反弹，所有这些都会在芯片之间的互连中削弱信号质量。芯片至芯片之间的互连中的反射如果没有被正确地管理，就能够彻底破坏任一高速系统中的信号完整性。 

所有的传输线具有通过导体的几何构形和围绕导体的绝缘介质的介电常数所限定的特征阻抗和特征信号速度。传输线上来回传播的信号反射如果没有被控制就能够将信号质量削弱到不存在的地步。然而，如果驱动传输线一端的电路的源阻抗和该传输线的另一端处的电路的端接阻抗匹配该传输线的特征阻抗，则传输线中不产生信号反射。当使用半导体电路，典型地CMOS(互补金属氧化物半导体)晶体管，将芯片外信号驱动到印刷电路板(PCB) 迹线上以便被该印刷电路板上的其他芯片上的半导体电路所接收时，如果迹线的接收端没有端接紧密匹配该传输线阻抗的一些阻抗，则经常会产生显著的信号反射。 

之前，使用具有低于PCB迹线的特征阻抗的输出阻抗的I/O(输入/输出)缓冲器驱动高速信号。使用具有与该迹线的特征阻抗相匹配的电阻值的固定的电阻器端接该PCB迹线。在一些应用中，固定的电阻器还和驱动缓冲器串行布置来改进信号完整性。DDR(双数据率)SDRAM的出现驱动半导体工业来找到将源和端接阻抗内部化以便布置匹配这些新存储器系统中PCB迹线的阻抗所需的固定的外部电阻器。该动机总是来降低成本并且减小功耗。已经很清楚的证明了当存在匹配的端接阻抗时在DDR存储器系统中可以获得良好的信号完整性。只要端接吸收了传播到线路的端部的信号，就不会发生反射。在这些系统中，驱动该线路的电路的源阻抗被有意地做得低于PCB迹线的特征阻抗，以产生更大的信号摆幅用于更好的抗扰度。 

CMOSI/O电路可以被设计来在特定条件下很好地匹配传输线阻抗，而在对于该电路所期望的整个工艺、电压和温度(PVT)范围上展示出大的阻抗变化，通常超过2∶1。为了阻遏PVT变化，电路设计者已经建立起一些针对芯片外驱动(OCD)和片内端接(ODT)的适应能力。 

用于可编程输出阻抗的多个解决方案在今天特别用在高速收发器逻辑(HSTL)和DDR应用中。在许多情况中，存在少到两个用于输出阻抗控制的驱动设置。在许多情况中，输出阻抗并不根据阻抗基准值来动态设置。 

发明内容

根据一个宽的方面，本发明提供一种组合的驱动和端接电路，包括：可变阻抗上拉网络；可变阻抗下拉网络；用于设置该上拉网络的配置的至少一个控制输入；用于设置该下拉网络的配置的至少一个控制输入；该设备具有操作的端接模式，在该端接模式中该可变阻抗上拉网络被配置成具有上拉网络端接阻抗并且可变阻抗下拉网络被配置成具有下拉网络端接阻抗，该上拉网络和下拉网络组合用作分裂端接；该设备具有操作的驱动模式，其中：为了驱动高输出，该上拉网络被配置为在接通时产生特定阻抗；为了驱动低输出，下拉网络被配置为在接通时产生特定阻抗。 

在一些实施例中，设备包括：核心逻辑；多个I/O(输入/输出)，每一个具有相应的I/O焊盘；对于每一个I/O的如上概述的相应组合的驱动和端 接电路；该组合的驱动和端接电路用来从核心逻辑产生输出并且用来端接用于该核心逻辑的外部输入。 

在一些实施例中，当在驱动和端接模式之间转换时，上拉和下拉网络在两个阻抗设置之间动态切换。 

在一些实施例中，该设备还包括：对于每个I/O的，包括AND-OR-AND(与或与)逻辑的预驱动器逻辑，其接收用来指示驱动高的第一输入、用来指示驱动低的第二输入、和用来指示端接的第三输入，并且相应地在两个阻抗设置之间切换。