[发明专利]管线电子电路设计中检测时钟门控机会的方法和装置

说明书

技术领域

本发明涉及电子电路，更具体地，涉及通过检测电力减小机会进行的 管线电子电路的有效设计。

背景技术

信息处理系统(IHS)可包括用于处理、处置、传达或以其它方式操作信 息的多个处理器。每一处理器自身可包括共同工作以处理信息的多个处理 器核心。处理器或处理器核心可包括若干管线级以增加处理器的有效吞吐 量。管线通过并行执行操作而使处理器或处理器核心能够获得较大效率。 向多核心处理器设计的转变趋于增加处理器中的电力耗散问题。

现在，总电力消耗为诸如多核心处理器设计的处理器设计中主要关注 问题中之一。过多的处理器电力消耗可使处理器不正常地起作用。此外， 在无充分热耗散的情况下的过多电力消耗可使处理器变得不稳定或永久地 被损坏。诸如风扇、冷却器和散热器的外部冷却器件在一定程度上有效用 于解决高效能处理器的高电力耗散和所导致的热产生的问题。遗憾地，这 些器件通常是昂贵的并且有噪声。此外，这些冷却器件常常是庞大的并且 需要尤其在携带型或电池供电系统中不合要求的特别设计和封装方法。

处理器中的电力耗散或消耗包括两个主要方面，即泄漏电力耗散和主 动电力耗散。

随着半导体制造过程使处理器组件越来越小地收缩，泄漏电力耗散增 加。与之对比，主动电力耗散主要与在特定工作负载下处理器的活动有关。 举例而言，诸如锁存器的顺序组件的活动为处理器中主动电力耗散的一个 原因。由处理器中的组合逻辑进行的数据交换为主动电力耗散的另一原因。 处理器的管线级中的锁存器引起大量的电力消耗。基于锁存器的组件包括 触发器(flip-flop)、数据存储逻辑、寄存器、开关组件和处理器中的其它组 件。对基于锁存器的组件操作的较佳控制表示处理器中电力减小的重要机 会。

锁存器计时为处理器中电力消耗和耗散的主动部分的主要组成。对锁 存器进行计时(无论锁存器是否改变状态)使锁存器消耗电力。减少锁存器 时钟活动以减小电力消耗是理想的，但在复杂处理器中提出一主要设计挑 战。″时钟门控(Clock gating)″实现锁存器频率电力消耗的显著减少。时钟 门控为在特定条件下断开或中断对于特定锁存器或锁存器的集合的时钟输 入的时钟信号而不对锁存器功能性造成损害的技术。″被时钟门控″的锁存 器为描述处于时钟门控电路断开或中断锁存器的时钟信号的状态中的锁存 器的术语。在其它情况下，锁存器正常操作。″被时钟门控″的锁存器在正 常时钟循环输入期间将不会致动、拨动或以其它方式改变状态。时钟信号 输入的这种阻止和确保锁存器的静态为处理器提供电力节省。判定何时门 控一锁存器和何时不门控一锁存器向处理器设计者提出一重大的设计挑 战。基本上，当锁存器的状态在特定时钟循环期间将不改变时，或当锁存 器的状态变化对后续下游逻辑无影响时，在该特定时钟循环期间时钟门控 一锁存器为可接受的。然而，作出何时时钟门控和何时不时钟门控的这个 判定为挑战。设计时钟门控逻辑的一方法为进行手动研究以判定锁存器中 的数据为锁存器的输入上所存在的相同数据(也即，Din＝Qout)的那些时间。 仿真也可用于判定时钟门控机会。然而，这些方法在评估时钟门控机会方 面可能过于不利。即使在设计者谨慎使用这些设计原则以产生用于处理器 的时钟门控逻辑后，仍可能存在设计者可能不能完全探查到可产生其它时 钟门控机会的复杂情况。

所需要的为一种更完全地识别复杂处理器中的时钟门控机会的方法和 装置。

发明内容

因此，在一实施例中，公开一种用于时钟门控管线电子器件以实现电 力节约的方法。该方法包括向管线电子器件提供多个管线级，所述多个管 线级包括第一和第二管线级，每一管线级包括可被时钟门控的逻辑组件。 每一管线级将信息供应至下游管线级。该方法还包括通过仿真器仿真管线 电子器件的操作以判定仿真结果，所述仿真结果指定可在预定条件下被时 钟门控的所选逻辑组件。该方法还包括基于仿真结果而时钟门控管线电子 器件的所选逻辑组件，以实现电力节约。