[发明专利]高电压半导体器件

说明书

技术领域

本发明描述了具有更好的电压闭锁能力相对特征导通电阻的权衡的中/高电压半导体器件的实现方法。该方法不需要任何附加工艺步骤，就可以在基线和亚微米CMOS中实现。 

背景技术

诸如晶体管之类的CMOS半导体器件是已知的。典型地，由于诸如电压击穿等效应，这种器件在高电压(HV)下仅具有有限的应用。 

多数IC(集成电路)的应用需要针对电源的DC:DC升降转换的功率管理单元。典型地，针对这种应用，需要具有从5V升到25V的能力的诸如晶体管之类的NMOS和PMOS半导体器件。 

此外，诸如固态照明、功率放大器和MEMS传感器或致动器驱动电路的应用需要晶体管能处理高达50v的电压、甚至是更高的操作电压。由于无法以吸引人的成本竞争方式进行，在现代CMOS工艺中集成所谓的高电压晶体管成为一个问题。这种集成导致整个系统最小化、减少成本并改善质量风险。 

这种集成的传统方法是基于在CMOS工艺流程中添加掩膜和工艺步骤。通常，这些步骤包括：小剂量注入，以实现高电压的功能。这种注入导致工艺更加复杂、每个芯片面积的成本更高。 

这种解决方案的特征在于中等的导通电阻(Rds-on)，导通电阻是高电压晶体管的关键参数，确定了提供所要求电流所需的HV器件的总面积。给定的击穿电压下RDs-on越低，则HV器件的质量越好。Rds-on随击穿电压而显著地增加(例如Rds-on～BV^2.5)。此外，可以通过电介质层堆叠中或沟槽中垂直的侧向场板来实现高电压下Rds-on相对击穿电压的权衡的优化。在两种情况下，必须使用CMOS中非标准的附加特殊工艺步骤。这导致更加复杂且昂贵的CMOS工艺，并且需要附加的工艺(重新)质量评价，因而将延迟先 进CMOS工艺中新产品的推介。 

近来，申请人成功地展示了一不同的方法，其中，不需要附加的工艺步骤，专用的“有效”或STI(浅沟槽隔离)布局能够实现高电压。这种无成本的方法提供了具有与传统方法类似性能(导通电阻vs.击穿电压的权衡)的器件。 

然而，如果可以进一步改善无成本的、布局实现的方法以增强器件性能，与现有方案相比给出更好的导通vs.击穿电压，则这种方法更有吸引力。 

因此，由于与相对较差的导通电阻相对击穿电压的权衡、因额外的处理步骤和/或掩膜而导致的高成本、器件故障的风险有关的一个或多个问题，现有的半导体器件在应用中受限。 

本发明的目的是克服一个或多个上述问题。 

尤其是，申请人提出了一种新的半导体器件的架构，这种新的器件克服了一个或多个上述问题。 

发明内容

本发明涉及一种用于高电压应用的半导体器件，包括优选为STI区域的衬底区域中的至少一个电介质、位于所述至少一个电介质区域之间的一个或多个半导体区域、位于所述至少一个电介质区域上并在所述至少一个电介质区域上延展的侧面中的一个或多个电导通延展部分(extension)，其中，所述一个或多个延展部分通过电介质区域在延展部分边缘与电介质边缘之间的一部分，与所述一个或多个半导体区域进行电容性交互。本发明还提出了一种这种器件的制造方法、使用方法和包括所述半导体器件的器件。 

附图说明

图1示出了具有栅极叉指的NMOS晶体管以及其横截面； 

图2示出了具有渐缩的栅极叉指的NMOS晶体管； 

图3示出了具有渐缩的栅极叉指和渐缩的STI区域的NMOS晶体管； 

图4示出了具有一体形成的和孤立的栅极叉指的NMOS晶体管； 

图5示出了具有长的和短的栅极叉指的NMOS晶体管； 

图6示出了各个单元被集合为阵列并且在外侧具有边缘端接区域以形成边缘端接的NMOS晶体管； 

图7示出了高栅极电压能力的NMOS晶体管单元及其阵列； 

图8示出了二极管； 

图9示出了双极性晶体管； 

图10示出了制造具有栅极叉指的NMOS晶体管的工艺流程。 

附图的详细说明 

下面详细说明附图。