[发明专利]用于使用高K金属栅堆叠使能多Vt装置的方法

说明书

技术领域

本发明涉及集成电路，更具体地，涉及用于在集成电路中组合彼此具有不同阈值电压要求的晶体管的技术。

背景技术

现今的集成电路通常包含各种不同类型彼此组合的晶体管。举例而言，随机存取存储器晶体管，如静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)晶体管，以许多配置用以与各种逻辑晶体管组合。然而，与集成不同晶体管相关联的挑战在于，每种类型的晶体管通常要求与其他类型晶体管所需不同的阈值电压(V_t)。例如，在组合SRAM与逻辑晶体管的集成电路配置中，SRAM晶体管通常要求比其相应的逻辑部件更高的V_t。该V_t的差异是由于SRAM晶体管相比于逻辑晶体管相对较低的功率要求所致。

在常规设计中，这些不同的V_t要求通过掺杂来解决。具体而言，执行额外的掺杂步骤，从而相对于逻辑晶体管来改变SRAM晶体管的V_t，反之亦然。然而，此方案有着明显的缺点。由于晶体管的V_t通过掺杂来确定，因此装置间的掺杂必须一致以得到一致的V_t。也就是说，所生产的大量装置中会发生掺杂物波动，而导致晶体管中的变化性。晶体管中的变化性导致装置中的变化性，因而影响装置的性能。随着装置特征尺寸的缩减，掺杂物波动及装置变化性的效应甚至变得更显著。

因此，需要用于组合具有不同V_t要求的晶体管的改进的技术。

发明内容

本发明提供一种用于组合彼此具有不同阈值电压(V_t)要求的晶体管的技术。根据本发明的一方面，提供一种半导体装置。此半导体装置包含：基板，所述基板具有至少第一与第二n沟道场效应晶体管(nFET)区域，以及至少第一与第二p沟道场效应晶体管(pFET)区域；在基板上的位于第一nFET区域上方的至少一个逻辑nFET；在基板上的位于第一pFET区域上方的至少一个逻辑pFET；在基板上的位于第二nFET区域上方的至少一个静态随机存取存储器(SRAM)nFET；以及在基板上的位于第二pFET区域上方的至少一个SRAM pFET。逻辑nFET、逻辑pFET、SRAM nFET以及SRAMpFET各自包含栅堆叠，所述栅堆叠具有位于高K层上方的金属层。逻辑nFET栅堆叠还包含覆盖层(capping layer)，将金属层与高K层分开，其中覆盖层还配置为相对于逻辑pFET、SRAM nFET、以及SRAM pFET中的一个或更多个的V_t，偏移逻辑nFET的V_t。

根据本发明另一方面，提供一种制造半导体装置的方法。该方法包含以下步骤。提供基板，其具有至少一个逻辑nFET区域、至少一个SRAM nFET区域、至少一个逻辑pFET区域、以及至少一个SRAMpFET区域。在逻辑pFET区域中选择性形成结晶硅锗。在逻辑nFET区域、SRAM nFET区域、逻辑pFET区域、以及SRAM pFET区域上方生长面际层电介质(interfacial layer dielectric)。在面际层电介质上方沉积高K层。在逻辑nFET区域中且在高K层的与面际层电介质相反的一侧上方形成覆盖层。在逻辑nFET区域中的覆盖层上方，且在SRAM nFET区域、逻辑pFET区域、以及SRAM pFET区域中的高K层上方沉积金属层。在金属层上沉积硅层。执行蚀刻，穿过面际层电介质、高K层、覆盖层、金属层、以及硅层，以在逻辑nFET区域上方形成逻辑nFET栅堆叠，并且穿过面际层电介质、高K层、金属层、以及硅层，以在SRAM nFET区域上方形成SRAM nFET栅堆叠、在逻辑pFET区域上方形成逻辑pFET栅堆叠、以及在SRAMpFET区域上方形成SRAM pFET栅堆叠。