[发明专利]用于调整半导体器件中栅极电极的高度的方法

说明书

技术领域

一般而言，本发明系关于集成电路之形成，详言之，系关于在包含譬如栅极电极、多晶硅互联机、等等之密集间隔线之电路组件之间和之上形成介电层间(dielectric interlayer)。

背景技术

于制造集成电路期间，大量之电路组件系依据特定的电路布局形成在给定的芯片区域上。一般而言，目前实施有多种的工艺技术，其中，对于譬如微处理器、储存器芯片、等等之复杂电路而言，基于硅之MOS技术由于鉴于其操作速度和/或电力消耗和/或成本效益的优越特性，正为目前最有前景之方法。于使用MOS技术制造复杂集成电路期间，数百万个晶体管(亦即N沟槽晶体管和/或P沟槽晶体管)系形成在包含结晶半导体层(譬如硅基层)之基板上。不管考虑的是N信道晶体管或P信道晶体管，MOS晶体管包括所谓的PN接面，该PN接面由高浓度掺杂之漏极和源极区与轻浓度掺杂之信道区之接口所形成，该轻浓度掺杂之信道区配置在该漏极区和该源极区之间。信道区之导电率(亦即，导电信道之驱动电流能力)通过栅极电极所控制，该栅极电极包括线状部分(line-like portion)，形成在沟槽区之上并由薄绝缘层而与该信道区分离。

典型的情况是，譬如MOS晶体管、电容器、电阻器等等之电路组件形成在共同层中，该层于下文中将称之为器件层，而“接线(wiring)”(亦即，依照电路设计之电路组件之电性连接)可通过在器件层内之多晶硅线等而仅完成某种程度，而使得可能需要在该器件层之上形成一个或多个额外的“接线”层。这些接线层包含埋置在譬如二氧化硅、氮化硅等之适当介电材料中之金属线，或者于先进器件中使用具有3.0或更小介电常数(permittivity)之低k材料。金属线和环绕的介电材料于后文中将称之为金属化层。于二个迭置邻接之金属化层之间，亦于器件层和第一金属化层之间，形成个别的介电层间，透过该介电层间形成填满金属之开口以建立金属线之间或电路组件与金属线之间之电性连接。于典型的应用中，分隔器件层与第一金属化层之介电层间本质上系通过广为接受之电浆辅助化学汽相沉积(PECVD)技术沉积在介电蚀刻终止层之上之二氧化硅形成，该PECVD技术能够于适度高之沉积率形成具有充分保形性(conformality)之平滑和密集的二氧化硅膜。由于不断的器件缩小会造成MOS晶体管之栅极长度于50nm或更少之量级，邻近电路组件(譬如多晶硅线、栅极电极等)之间的距离亦会减少并于现代CPU中已到达约200nm或更少，其转化成密集装填之多晶硅线之间约100nm或更少的空间宽度。然而，结果证明用于沉积氮化硅(其经常用为蚀刻终止层的材料)和二氧化硅(其时常用为层间介电质)之广为接受的高速率PECVD技术之填满间隙能力可能不再足够以可靠地形成介电层间，在参照图1a至图1b时将作更详细之说明。

图1a示意地显示半导体器件之剖面图，该半导体器件包括多个晶体管组件，而为了方便说明，仅显示了二个晶体管150A、150B。晶体管150A、150B可形成于半导体层102中或之上，该半导体层102例如为含硅半导体材料，或为用来形成如复杂之晶体管组件或其它电路特征(譬如电容器等)所需之其中适当成形之掺杂剂分布(dopantprofile)的任何其它适当材料。半导体层102形成在基板101之上，该基板101可表示譬如硅材料等之半导体材料。半导体层102和基板101可表示“块体(bulk)”组构，其中基板101可由与半导体层102实质相同的结晶材料组成。于其它情况中，基板101和半导体层102可表示绝缘体上覆硅(silicon-on-insulator，SOI)组构，其中至少一部分之基板101可以包括绝缘材料，譬如二氧化硅材料，此绝缘材料上形成半导体层102。此外，于所示之制造阶段中，晶体管150A、150B可以各包括由电极部分153组成之栅极电极结构152，该电极部分153可由适合的电极材料，譬如多晶硅组成。再者，栅极电极结构152可以包括栅极绝缘层154，该栅极绝缘层154包含于复杂的应用中之任何适当的材料组成物，譬如二氧化硅、氮化硅、高k介电材料。再者，侧壁间隔件结构156可以设于栅极电极结构152之侧壁上，其中侧壁间隔件结构156可以包括二个或多个个别的间隔件组件，可能结合各自的蚀刻终止材料，如该技术领域中众所皆知者。再者，各自的漏极和源极区151以合适的垂直和侧面分布设于半导体层102中，用来获得所希望之晶体管特性。