[发明专利]用来从半导体基板除去金属硬掩模蚀刻残余物的组合物

说明书

本申请要求2007年11月16日提交的美国临时专利申请60/996,429的优先权，通过引用将该申请全文纳入本文。

技术领域

本发明一般涉及用来从半导体基板除去例如聚合物、金属氧化物、有机物和有机金属化合物、以及/或者金属等的残余物和污染物的清洁和蚀刻组合物和方法。更具体来说，本发明涉及使用包含选择的氟化物的组合物除去残余物。本发明还涉及可以用来清洁和蚀刻金属和介电化合物的许多组合的非腐蚀性组合物。本发明的组合物特别适合用来在以下情况的双嵌入(damascene)半导体制造工艺中清洁和除去残余物，在此制造工艺中，人们使用硬掩模层，例如钛、铝、钽或合金，例如氮化钛(TiN)，氮化钽(TaN)，氧化铝(Al₂O₃)；氮氧化硅(SiON)和碳氮化硅(SiCN)促进双嵌入结构的图案化，用于随后的金属填充，以及作为高选择性CMP停止层。

相关领域描述

现代的集成电路通常在一个单独的基板上包括数百万个有源晶体管，使用包括导电线路和填塞物(“通孔”)在内的单级和多级互连将这些晶体管电连接。随着工业中开发出了用于65纳米和45纳米技术节点的工艺，由于对表面清洁度和材料损失的要求更为严格，后蚀刻/砂磨(ash cleaning)面临着新的挑战。金属硬掩模之类的新材料的引入和集成化给晶片清洁带来了额外的要求，这是因为会出现与金属硬掩模相关的新的缺陷模式。在使用硬掩模的双嵌入(dual damascene)Cu/低-k工艺流程中，在蚀刻/砂磨之后通常会残留下三种残余物：普通的聚合物残余物，牢固结合于金属掩模的有机金属残余物，以及依赖于时间的金属氟化物残余物。

I.介绍

根据摩尔定律的历史趋势，随着互补金属氧化物半导体(CMOS)晶体管的规模发展到远亚微米领域，高性能、高密度集成电路(IC)上的晶体管数量会是数以千万计。为了使得许多有源元件的信号集成化，必须使得IC特征部件(feature)包括多达八层的高密度金属互连。这些金属互连带来的电阻以及寄生电容已经成为限制这些高性能IC的电流速度的主要因素。

电阻和寄生电容也是推动着半导体工业抛弃使用铝互连金属、在金属线路之间施加二氧化硅电介质，转而使用铜金属和低k介电材料的基本推动因素。铜可以降低金属互连线路的电阻，提高其可靠性，而低k电介质则能够减小金属线路之间的寄生电容。这些新材料用于所谓的“双嵌入”制造工艺，用来制造高级高性能IC所需的多级高密度金属互连。最初转而使用双嵌入工艺的时候，使用铜金属以及常规的二氧化硅电介质。再后来，趋势发展到使用新的低k介电材料代替二氧化硅电介质。向着使用多孔低k电介质以及铜金属化的工艺的转变给双嵌入工艺带来了显著的集成化的问题。

尽管在双嵌入工艺中可以首先蚀刻凹槽或通孔，但是大部分半导体制造商都选择采用先加工通孔的作法。但是，考虑到低k电介质的独特的通常具有的脆弱的性质，上述方法以及双嵌入工艺的其它方面(特别是阻挡材料)迫使人们进行改进。为了理解该集成化问题的细节，可以总结一下用来形成双嵌入结构的工艺选择。

因为铜不会形成挥发性的副产物，其很难蚀刻，因此无法使用用来形成铝金属线路的常规负蚀刻法实现铜金属化过程。所述双嵌入技术通过以下方式克服了这一问题：蚀刻柱状的孔，然后在层间电介质(ILD)中蚀刻凹槽，然后用铜填充这两种结构，然后(采用化学机械抛光法(CMP))将铜抛光至ILD的表面。由此形成了垂直的铜通孔连接以及嵌入的铜金属线路。这里的一个关键问题在于，双嵌入工艺中的两个蚀刻步骤，即通孔蚀刻或凹槽蚀刻中，哪个应当先进行，以及如何选择合适的阻挡材料。

II.首先蚀刻凹槽的方法

在此方法中，在晶片上涂覆光致抗蚀剂，通过光刻法进行图案化，然后进行各向异性干蚀刻切穿表面硬掩模(通常是等离子体氮化硅)和低k电介质，停在嵌入的蚀刻停止层(通常也是氮化硅)上。然后剥去光致抗蚀剂，在ILD中留下凹槽。ILD顶上需要表面硬掩模保护ILD免受光致抗蚀剂剥除操作影响。问题在于形成ILD的低k材料容易受到用来剥除光致抗蚀剂的化学试剂侵蚀。另外，表面硬掩模在随后的铜抛光步骤中作为CMP停止层。

接下来，又一次在晶片上施加光致抗蚀剂，通过光刻法进行图案化。然后进行通孔蚀刻，切穿嵌入的蚀刻停止层和ILD，到达位于通孔底部的最终氮化硅阻挡层。然后进行特别蚀刻打开底部的阻挡层，剥除光致抗蚀剂。