[发明专利]双晶体管浮体动态存储单元

说明书

相关申请的交叉引用

本申请要求于2007年10月1日提交的美国临时申请序列号60/976,691的利益，并且要求于2007年12月31日提交的美国临时申请序列号61/017,941的利益，其二者的全部内容在此通过参考被并入，其中包括任何附图、表格或图表。

背景技术

传统的动态随机存取存储器(DRAM)单元使用堆叠电容器或深槽电容器以用于存储，这会随着存储技术的扩展[1]而导致不容许的处理复杂度。因此，将绝缘体上硅(SOI)金属氧化物半导体场效应晶体管(MOSFET)的浮体用作存储元件的“无电容”单晶体管(1T)DRAM单元的研究和发展已经增强[2]-[9]，主要是用于互补金属氧化物半导体(CMOS)嵌入式存储器应用[10]。在这类1T浮体单元(FBC)中，对MOSFET体进行充电和放电定义了存储器状态，并且存储的数据经由对应于阈值电压变化(ΔV_t)的沟道电流(ΔI_DS)中的差值或信号余量来感知，所述阈值电压变化由对体进行充电/放电产生，即由变化的体源接合点电压(V_BS)产生[11]。始于部分耗尽(PD)的SOI MOSFET[2]的广泛的FBC研究最近集中在全耗尽(FD)器件以避免体相掺杂问题[4]以及使得FBC更容易随CMOS可缩放，所述全耗尽器件包括平面的FD/SOI MOSFET[3]、[8]、[9]和FD双栅(DG)FinFET [4]、[5]、[7]。FD器件需要衬底或背栅偏置以创建仿真PD体的累积层，并且实现有效电荷存储和数据感测[11]。

虽然FinFET CMOS技术可能使得1T FBC能够等比缩放到小于10nm的栅长(L_g)[12]，但是还存在其它问题，即趋向于抑制使用FinFET技术的1T FBC的主流适应性。特别地，使用FinFET技术的1T FBC依赖于对存储数据的电流感测，这可能由于其更复杂的读出放大器和增加的功率消耗而较之传统的电压感测来说是更不希望的。使用FinFET技术的1T FBC需要显著的偏置诱导累积，这可能复杂化单元/芯片设计，破坏可靠性，并且牺牲布局面积。另外，因为可得到的ΔV_t基本上受到限制，所以需要若干平行鳍来增加器件有效宽度和电流以得到可接受的ΔI_DS，从而严重地破坏了实际上能达到的存储密度。例如，在由Nagoda等人撰写的文件“Retentioncharacteristics of zero-capacitor RAM(Z-RAM)cell based on FinFET andtri-gate devices”中，以-30V偏压的SOI衬底来获得所需的累积，10鳍片从L_g＝100nm的复合N沟道双栅(DG)FinFET获得低于10μA的电流容限(margin)。

因此，在本技术领域中存在对可扩展存储器的需要。

发明内容

本发明的实施例涉及存储器。本发明的实施例提供了一种可以嵌入CMOS集成逻辑电路中的DRAM。提供了一种双晶体管存储器单元的实施例，其与当前的单晶体管存储单元相比可以得到改善的可扩展性和性能。根据本发明，两个晶体管中的一个起复合浮体/栅极的作用。

根据本发明的实施例，提供了一种使用双晶体管存储器单元的存储器，其中，第一晶体管的体被耦合到第二晶体管的栅极。一字线和两条位线被用于两个晶体管的操纵。在一个实施例中，第一和第二晶体管的源极被耦合到地，第一晶体管的漏极被耦合到第一位线，第二晶体管的漏极被耦合到第二位线。在另一个实施例中，通过使用栅致漏极泄漏(GIDL)电流(浮体/栅单元(FBGC))，第一晶体管的源极和漏极被耦合到第一位线，第二晶体管的漏极被耦合到第二位线，而第二晶体管的源极被耦合到地。在又一个实施例中，提供了一种改进的FBGC，其中，第一晶体管的源极区域以高浓度被掺入与第一晶体管的体相同导电类型的杂质。具有这类掺入杂质的源极区域能促进将第一晶体管结构的体耦合到第二晶体管的栅极。第一位线可以只被耦合到第一晶体管结构的漏极。

为了操作，写/擦功能涉及对第一晶体管充电和放电，并且读功能涉及读取第二晶体管。在一个实施例中，读取第二晶体管可以使用电流感测经由第二位线实现。在另一个实施例中，读取可以使用电压感测来实现。