[发明专利]用于形成高密度图案的方法

说明书

技术领域

本发明的实施例涉及半导体处理，且更特定来说涉及掩蔽技术。

背景技术

存在对更快且更小的集成电路的持续需求。可通过减小形成集成电路的相应元件或电子装置的大小及其之间的分离距离来制成更快且更小的集成电路。此增加电路元件跨越衬底的密度的工艺通常被称作“按比例缩放”。由于对更快且更小的集成电路的需求，存在对按比例缩放以形成具有高密度的经隔离特征的方法的持续需要。

附图说明

附图为示意性，未必按比例绘制，且打算图解说明而非限制本发明的实施例。

图1A为图解说明根据本发明的一个或一个以上实施例的工艺的流程图。

图1B为图解说明根据本发明的一个或一个以上实施例的工艺的另一流程图。

图2图解说明根据本发明的一个或一个以上实施例的部分形成的集成电路的横截面侧视图。

图2A图解说明根据本发明的一个或一个以上实施例的部分形成的集成电路的俯视图。

图2B图解说明沿图2A中所示剖切线2B的图2A的部分形成的集成电路的横截面侧视图。

图3A图解说明在根据本发明的一个或一个以上实施例已修整柱图案之后的图2A的部分形成的集成电路的俯视图。

图3B图解说明沿图3A中所示剖切线3B的图3A的部分形成的集成电路的横截面侧视图。

图4A图解说明在根据本发明的一个或一个以上实施例将柱图案转移到下伏掩模层之后的图3A的部分形成的集成电路的俯视图。

图4B图解说明沿图4A中所示剖切线4B的图4A的部分形成的集成电路的横截面侧视图。

图5A图解说明在根据本发明的一个或一个以上实施例已移除掩蔽层中的一者之后的图4A的部分形成的集成电路的俯视图。

图5B图解说明沿图5A中所示剖切线5B的图5A的部分形成的集成电路的横截面侧视图。

图6A图解说明根据本发明的一个或一个以上实施例在柱上沉积间隔件材料期间图5A的部分形成的集成电路的俯视图。

图6B图解说明沿图6A中所示剖切线6B的图6A的部分形成的集成电路的横截面侧视图。

图7A图解说明在根据本发明的一个或一个以上实施例沉积间隔件材料之后的图6A的部分形成的集成电路的俯视图。

图7B图解说明沿图7A中所示剖切线7B的图7A的部分形成的集成电路的横截面侧视图。

图8A图解说明在根据本发明的一个或一个以上实施例蚀刻间隔件材料之后的图7A的部分形成的集成电路的俯视图。

图8B图解说明沿图8A中所示剖切线8B的图8A的部分形成的集成电路的横截面侧视图。

图9A图解说明在根据本发明的一个或一个以上实施例进一步蚀刻间隔件材料之后的图8A的部分形成的集成电路的俯视图。

图9B图解说明沿图9A中所示剖切线9B的图9A的部分形成的集成电路的横截面侧视图。

图10A图解说明在根据本发明的一个或一个以上实施例蚀刻柱之后的图9A的部分形成的集成电路的俯视图。

图10B图解说明沿图10A中所示剖切线10B的图10A的部分形成的集成电路的横截面侧视图。

图11A图解说明在根据本发明的一个或一个以上实施例形成插塞之后的图10A的部分形成的集成电路的俯视图。

图11B图解说明沿图11A中所示剖切线11B的图11A的部分形成的集成电路的横截面侧视图。

图12A图解说明在根据本发明的一个或一个以上实施例移除间隔件材料之后的图11A的部分形成的集成电路的俯视图。

图12B图解说明沿图12A中所示剖切线12B的图12A的部分形成的集成电路的横截面侧视图。

具体实施方式

本文中所描述的实施例提供形成具有高密度的经隔离特征图案的方法。在一个或一个以上实施例中，提供一种用于形成具有特征图案的集成电路的方法，所述特征图案具有比所述集成电路中的特征的开始密度大2或2以上的倍数的的特征的最终密度。所述方法可包含形成具有密度X的经隔离柱图案。所述方法可进一步包含例如通过将间隔件材料毯覆沉积在所述柱上及周围而在所述柱周围形成间隔件且接着各向同性地蚀刻所述间隔件材料以形成具有至少约X密度的孔图案。可选择性地移除所述柱以形成带有具有至少约2X密度的孔图案的掩模。在一些实施例中，为提供具有至少2X密度的柱图案，可例如通过在衬底上进行外延沉积而在掩模中的孔图案中形成插塞。在其它实施例中，可将所述掩模中的孔图案蚀刻到衬底中以在所述衬底上提供孔图案。

现在将参照各图，其中各图中相同的编号指代相同的部分。