[发明专利]存储器阵列中的差错校正

说明书

技术领域

本发明涉及用于校正在存储器中的差错的差错校正码(ECC、或纠错码)。

背景技术

非易失性存储器器件、尤其是固态存储器器件趋向于随着时间而退化(wear out)。这种退化的一个主要影响是在存储的数据中生成差错。例如取决于所使用的技术和可以实现的制造工艺容限(tolerance)，不同的器件类型具有不同的典型的和工业上接受的可靠性。在具有标准大小(例如256字节)的可校正的一组存储器单元中，一些快闪控制器被设计为能够校正高至第一(“弱”)比特差错率(例如高至每512字节6比特)的差错，而其他控制器要求高于该第一比特差错率的第二比特差错率(例如高至每512字节8比特)以获得更强的保护。

本领域中已经做出了一些差错应对方案以使用弱的差错应对方案来提供强的比特差错率保护。一种解决方法是将一组存储器单元分成子组(可校正的组)，并将现有的较弱的差错校正方案单独应用于每个子组。这样，通过较弱的比特差错率分别保护每个子组。但是，这样的差错校正方案需要对每一个子组应用差错校正操作，由此降低了整体性能。

另一种常用方法是设计能够校正高至期望的比特差错率的差错的新的、更强的差错校正方案。新设计的系统的缺点是高成本影响和设计这样的系统花费的时间。

尽管每种现有技术差错应对方案都提供了对于有缺陷的存储器位置的某种保护，但是它们没有一个是完美的。一些方案需要过多的资源和开发时间；一些降低了系统的整体读取性能；其他的提供了不充分的保护。

发明内容

本发明可以被实现为具有用于校正在存储器阵列中的差错的差错校正算法的计算机系统及其方法。存储器单元与相应的ECC比特相关地被存储在存储器阵列中。如下生成ECC比特：一个集合的ECC比特包括与第一组存储器单元对应的信息(该第一组具有大于或等于例如256字节的标准尺寸的第一尺寸)；第二集合的ECC比特包括与第二组存储器单元对应的信息(该第二组被包括在第一组中)，第三集合的ECC比特包括与第三组存储器单元对应的信息(该第三组被包括在第二组中)，等等。如此生成ECC比特提供了对存储器阵列中的差错的校正，同时实现最佳的整体性能。

在前述方法的一个实施例中，一种用于校正在存储器阵列中的差错的方法包括步骤：提供能够校正在可校正的一组存储器单元中的高至第一比特差错率的差错的差错校正算法。所述可校正的组具有标准尺寸。该方法还包括步骤：生成具有与第一组存储器单元对应的信息的第一集合的ECC比特；生成具有与第二组存储器单元对应的信息的第二集合的ECC比特；以及应用所述差错校正算法以基于所述第一集合的ECC比特来校正所述第一组中的差错。所述第一组具有大于所述标准尺寸的第一尺寸。所述第二组具有小于所述第一尺寸的第二尺寸并且是所述第一组的一部分。如果基于所述第一集合的ECC比特的所述差错校正算法失败，则该方法还包括应用所述差错校正算法以基于所述第二集合的ECC比特来校正在所述第二组中的差错。所述方法还可以包括基于所述第一集合的ECC比特来校正所述第一组。该方法还可以包括基于所述第二集合的ECC比特来校正所述第二组。

该方法还可以包括生成具有与另一组存储器单元对应的信息的另一集合的ECC比特。可以在生成所述差错校正算法之前生成该另一集合的ECC比特。所述另一组具有小于所述第二尺寸的第三尺寸并且是所述第二组的一部分。如果基于所述第二集合的ECC比特的所述差错校正算法失败，则所述方法可以包括应用所述差错校正算法以基于所述另一集合的ECC比特来校正在所述另一组中的差错。该方法可以包括基于所述另一集合的ECC比特来校正所述另一组。可以应用该方法以由此校正在所述第一组中的高至第二比特差错率的差错，其中该第二比特差错率大于该第一比特差错率。

在前述方法的另一实施例中，一种用于校正在存储器阵列中的差错的计算机系统包括：差错校正算法，能够校正在可校正的一组存储器单元中的高至第一比特差错率的差错。所述可校正的组具有标准尺寸。存储器可操作以存储具有与第一组存储器单元对应的信息的第一集合的ECC比特，以及存储具有与第二组存储器单元对应的信息的第二集合的ECC比特。所述第一组具有大于所述标准尺寸的第一尺寸，并且所述第二组具有小于所述第一尺寸的第二尺寸并且是所述第一组的一部分。所述差错校正算法可操作以如果基于所述第一集合的ECC比特在所述第一组中应用的所述差错校正算法失败，则基于所述第二集合的ECC比特来校正所述第二组中的差错。