[发明专利]具有功率节省特性的非易失性半导体存储器设备

权利要求书

1.一种非易失性半导体存储器设备，包括：

接口，包括

用于接收输入时钟信号的输入端口；和

用于接收命令的一组数据线，所述命令包括擦除命令，所述命令由控制器发出；

具有反馈回路配置的电路部件的模块，该模块由基准时钟信号驱动；

能够可控地在基准时钟信号跟随输入时钟信号的第一操作状态和基准时钟信号和输入时钟信号解耦合的第二操作状态之间转换的时钟控制电路；和

配置为识别控制器发出的命令并且使得时钟控制电路响应于识别擦除命令从第一操作状态转换为第二操作状态的命令处理单元；

其中当基准时钟信号跟随输入时钟信号时，模块消耗第一数量的功率，并且其中当基准时钟信号和输入时钟信号解耦合时，模块消耗比第一数量的功率低的第二数量的功率。

2.权利要求1中限定的非易失性半导体存储器设备，还包括控制电路，用于响应于命令处理单元识别擦除命令来输出指示该设备忙碌的信号。

3.权利要求2中限定的非易失性半导体存储器设备，其中该控制电路配置为在命令处理单元使得时钟控制电路从第一操作状态转换为第二操作状态之后输出指示该设备忙碌的信号。

4.权利要求1中限定的非易失性半导体存储器设备，其中，命令处理单元配置为响应于接收到擦除命令来开始擦除操作。

5.权利要求4中限定的非易失性半导体存储器设备，其中，命令处理单元配置为使得时钟控制电路在擦除操作完成之后转换返回第一操作状态。

6.权利要求5中限定的非易失性半导体存储器设备，还包括配置为在擦除操作完成之后发出指示设备准备好的信号的控制电路。

7.权利要求6中限定的非易失性半导体存储器设备，其中，时钟同步电路包括在基准时钟信号和输入时钟信号解耦合时失去同步的延迟锁定环路，其中在延迟锁定环路已经在时钟控制电路转换返回第一操作状态之后重新获得同步后，发出指示该设备准备好的信号。

8.权利要求4中限定的非易失性半导体存储器设备，其中，命令处理电路配置为使得时钟控制电路在擦除操作完成之前转换返回第一操作状态。

9.权利要求8中限定的非易失性半导体存储器设备，还包括配置为在命令处理单元使得时钟控制电路转换返回第二操作状态之后发出指示设备准备好的信号的控制电路。

10.权利要求8中限定的非易失性半导体存储器设备，其中，时钟同步电路包括在基准时钟信号和输入时钟信号解耦合时失去同步的延迟锁定环路，其中在延迟锁定环路已经在时钟控制电路转换返回第一操作状态之后重新获得同步后，发出指示该设备准备好的信号。

11.权利要求1中限定的非易失性半导体存储器设备，还包括多个非易失性存储器单元，其中命令处理单元配置为在至少一些非易失性存储器单元已经被擦除之后使得时钟控制电路转换返回第一操作状态。

12.权利要求1中限定的非易失性半导体存储器设备，其中，该模块包括配置为基于基准时钟信号产生同步时钟信号的时钟同步电路。

13.权利要求12中限定的非易失性半导体存储器设备，其中，时钟同步电路包括延迟锁定环路。

14.权利要求12中限定的非易失性半导体存储器设备，其中，时钟同步电路包括锁相环。

15.权利要求12中限定的非易失性半导体存储器设备，其中，所述数据线还用于输出来自设备的读出数据。

16.权利要求15中限定的非易失性半导体存储器设备，还包括配置为和同步时钟信号同步改变数据选通信号的输出驱动器。

17.权利要求16中限定的非易失性半导体存储器设备，其中，输出驱动器配置为将读出数据的输出和数据选通信号同步。

18.权利要求17中限定的非易失性半导体存储器设备，其中，所述接口包括用于输出来自设备的数据选通信号的端口。

19.权利要求1中限定的非易失性半导体存储器设备，其中，所述时钟控制电路实现产生对应于基准时钟信号的输出的逻辑AND功能，其中，逻辑AND功能具有对应于输入时钟信号的第一输入和对应于在擦除命令通过命令处理单元识别时确立有效的信号的第二输入。