[发明专利]存储单元

说明书

技术领域

本发明涉及存储器件的存储单元及其制造。

背景技术

所存在的不断的压力是使存储单元、比如静态RAM(SRAM)单元更小。随着工艺技术缩小到深亚微米(例如65nm、45nm、以及32nm)，这些微小SRAM单元的可制造性变得困难得多。这在很大程度上是由于日益难以精确地在晶片上限定光刻图案。

可制造的SRAM单元必须尽量小，并同时保持对其器件参数的紧密控制，以便保证在全部产品规范的范围内操作。有时需要在SRAM单元中使用较大的晶体管，以便使制造偏差处于可接受的极限以内：从而存在单元面积与器件差异性之间的折衷。

一种减小SRAM单元中的器件的制造差异性的技术将是所期望的，因为这将允许更宽的产品工作范围和/或更小的单元面积。

现在参考图1描述典型的SRAM存储器件。该器件包括存储单元14的N×M阵列12，其具有N列和M行，其中N和M是任意整数。在该器件中形成有多个(M个)位线BL₁...BL_M和多个(N个)字线WL₁...WL_N。在每行内，每个单元14都连接到相应行的位线BL。在每列内，每个单元14都连接到相应列的字线WL。位线BL和字线WL连接到现有技术中已知的寻址、读取和写入逻辑(未示出)。对于每个位线BL而言，还可以形成相应的对应的逆位线(未示出)，所述逆位线并不是绝对必要的，但是改善了噪声容限。

在操作中，对单元14的存取通过选中(assert)其相应的字线WL(一次选中仅仅一个位线WL)来实现。在读周期中，这允许从每个相应位线BL₁...BL_M中读取该字线WL的每个单元14的所存储的二进制值。在写周期中，这允许通过将二进制值驱动到每个相应位线BL₁...BL_M上来将所述值存储在该字线WL的每个单元14中。在备用状态下，没有字线WL被选中并且每个单元14仅存储其相应的值。

图2是示出了典型地形成在阵列12的一部分中的两个常规的存储单元14_n和14_n+1的电路图，其中单元14_n和14_n+1分别处于同一位线BL上的相邻的字线WL_n和WL_n+1上。该例的每个单元14都是CMOS“6T”(6晶体管)SRAM单元，被形成为包括：第一晶体管1和第二晶体管2，其连接在一起形成交叉耦合对；第三晶体管3和第四晶体管4，其连接在一起形成另一交叉耦合对；以及第五晶体管5和第六晶体管6，其每个都被连接成存取晶体管。第一和第三晶体管1和3一起形成反相器，并且第二和第四晶体管2和4一起形成另一反相器，所述两个反相器也可以被描述为交叉耦合的。每行的单元14都由位线BL及其逆二者构成。这种存储单元布置是现有技术中已知的。

如所示的那样，第一晶体管1的第一端子连接到电源9，第二晶体管的第一端子连接到电源9，第一晶体管1的控制端子连接到第二晶体管2的第二端子，并且第二晶体管2的控制端子连接到第一晶体管的第二端子。第三晶体管的第一端子连接到地10，第四晶体管4的第一端子连接到地10，第三晶体管3的控制端子连接到第四晶体管4的第二端子，并且第四晶体管4的控制端子连接到第三晶体管3的第二端子。第一晶体管1的第二端子连接到第三晶体管3的第二端子，并且第二晶体管2的第二端子连接到第四晶体管4的第二端子。第五晶体管5的第二端子连接到位线BL，第五晶体管5的第一端子连接到第三晶体管3的第二端子和第二晶体管2的控制端子，并且第五晶体管5的控制端子连接到第n个字线WL_n。第六晶体管6的第二端子连接到逆位线第六晶体管6的第一端子连接到第四晶体管4的第二端子和第一晶体管1的控制端子，并且第六晶体管6的控制端子连接到第n个字线WL_n。

在所述晶体管为MOSFET(金属氧化物场效应晶体管)的情况下，每个晶体管的控制端子都是栅极，每个晶体管的第一端子都是源极，并且每个晶体管的第二端子都是漏极。在所示例子中，第一和第二晶体管1和2是PMOS晶体管(p型MOSFET)；并且第三、第四、第五和第六晶体管3、4、5、以及6是NMOS晶体管(n型MOSFET)；n型是p型的相反型。