[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及能够高速动作的半导体器件及其制造方法。

背景技术

在处理规则(process rule)为90nm节点(node)以后的晶体管等的LSI(large-scale integration：大规模集成电路)中，随着元件的微小化，待机漏电流(off-leak current)变得不能无视。因此，仅仅通过晶体管的栅长的单纯微小化，难以提高器件性能，需要用于提高器件性能的新的尝试。

在这样的超微小化晶体管中，位于栅电极的正下方的沟道(channel)区域的面积与现有的晶体管相比非常小。众所周知，这样的情况下，在沟道区域移动的载流子(电子及空穴)的移动性大大地受到施加在沟道区域的应力的影响。因此，多次试图通过调整这样的应力来使半导体器件的动作速度提高。

一般地，在将硅衬底的导入有杂质的区域作为沟道的晶体管中，空穴的移动性比电子的移动性小。因此，提高将空穴作为载流子的p沟道MOS晶体管的动作速度在半导体集成电路器件的设计之际成为重要的课题。并且，在p沟道MOS晶体管中，通过使沟道区域产生单轴性的压缩应变来提高空穴的移动性为人们所知。另外，在这样的p沟道MOS晶体管中，在沟道区域产生的压缩应变越大，空穴的移动性越增大，这点被原理性地指出(非专利文献1)。

并且，在p沟道MOS晶体管的形成中，正在研究在硅衬底的源极区域及漏极区域形成凹沟(recess)，并在该凹沟使SiGe(硅锗)层外延(epitaxial)生长的方法。此方法通过使外延生长的SiGe层中的Ge含有率增大，能够使压缩应变增大。

但是，如果Ge含有率变得过高，则构成衬底的Si和SiGe的晶格失配就变得过大，会发生位错(dislocation)。这样的位错不仅削弱SiGe层所诱发的压缩应变的效果，还使将该位错作为通路(path)的漏电流增大。其结果，晶体管性能劣化。

一般地，Ge含有率越高或硅衬底上外延生长的SiGe层的厚度越厚，在硅衬底上外延生长的SiGe层中越容易发生位错(非专利文献2)。理论上，发生位错的界限的膜厚叫做临界膜厚，为了使不存在位错的SiGe层外延生长，优选使其厚度为临界膜厚以下。可是，为了使SiGe层的厚度达到界限膜厚以下，需要使凹沟变浅，难以在沟道区域产生足够的压缩应变。

因此，在现有技术中，为了确保正常动作，将Ge含有率抑制得较低。因此，载流子的移动性被抑制得比理论上可能的等级低。

专利文献1：JP特开2006-186240号公报；

专利文献2：JP特开2006-278776号公报；

专利文献3：JP特开2006-332337号公报；

非专利文献1：K.Mistry，et al.，2004Symposium on VLSI Technology，Digest of Technical Papers，pp.50-51；

非专利文献2：R.People，et al.，Appl.Phys.Lett.Vol.47(3).1985。

发明内容

本发明的目的在于提供能够进一步提高载流子的移动性的半导体器件及其制造方法。

第一半导体器件，设置有：硅衬底；栅极绝缘膜，其形成在上述硅衬底上；栅电极，其形成在上述栅极绝缘膜上。在既是上述栅电极的两侧又是上述硅衬底的表面的位置上形成有沟槽。并且，还设置有：第一半导体层，其覆盖上述沟槽的底面及侧面，并且含有Ge；第二半导体层，其形成在上述第一半导体层上，并且以比上述第一半导体层的Ge含有率低的含有率含有Ge；第三半导体层，其形成在上述第二半导体层上，并且含有Ge。

第二半导体器件，设置有：硅衬底；栅极绝缘膜，其形成在上述硅衬底上；栅电极，其形成在上述栅极绝缘膜上。在既是上述栅电极的两侧又是上述硅衬底的表面的位置上形成有沟槽。并且，还设置有：第一半导体层，其覆盖上述沟槽的底面及侧面，并且含有C；第二半导体层，其形成在上述第一半导体层上，并且以比上述第一半导体层的C含有率低的含有率含有C；第三半导体层，其形成在上述第二半导体层上，并且含有C。

附图说明

图1是示出了参考例的p沟道MOS晶体管的剖面图。

图2是示出了SiGe层的外延生长的过程的图。

图3A是示出了第一实施方式的半导体器件的制造方法的剖面图。

图3B是接着图3A示出了半导体器件的制造方法的剖面图。

图3C是接着图3B示出了半导体器件的制造方法的剖面图。

图3D是接着图3C示出了半导体器件的制造方法的剖面图。