[发明专利]外部输入输出信号与DRAM更新信号的再同步化方法及其电路

说明书

技术领域

本发明涉及在具有CPU(central processing unit)与DRAM(dynamic random access memory)的连接、且CPU从DRAM取得指令来进行动作的半导体电路中，与DRAM更新的发布定时控制相关的技术。

背景技术

现有技术的目的在于，通过控制DRAM更新发布定时，使对DRAM的访问发布与更新发布不冲突，来谋求DRAM访问效率的提高。

上述现有技术预先通过更新计时器设定DRAM更新发布周期，每当更新计时器计测完毕该周期，便发布DRAM更新命令，但只要是在原本应该发布更新的定时而正处于执行DRAM访问的情况下，便跳过本次的更新发布而优先DRAM访问，通过在下次之后的更新发布的定时，对跳过的更新发布的次数份的集中更新进行发布，来消除因DRAM更新发布而妨碍DRAM访问的事态，由此实现了上述目的(参照专利文献1)。

【专利文献1】日本特开2004-192721号公报

在上述现有技术中，无法使外部输入输出信号与DRAM更新发布定时同步。

因此，在将从外部向具有CPU与DRAM的连接的LSI(large-scale integrated circuit)供给输入信号，在固定时间后判定来自LSI的输出信号，并对下一动作进行确定那样的外部判定装置与LSI连接进行使用的系统中，即使在相同的LSI执行相同的命令的情况下，也会因DRAM更新与外部输入输出信号的定时关系，使得命令执行的定时发生偏差，结果导致输出信号相对外部判定装置的定时偏差，最终发生连接的外部判定装置不执行预想的动作等问题。

这里，参照图7及图8，对该问题详细进行说明。

图7是以往的系统构成图。图7的系统是将外部判定装置105与LSI100连接的系统。外部判定装置105例如是LSI100的检测器(tester)。LSI100具有：CPU101、更新计时器102、DRAM控制器103、DRAM104和PLL(phase-locked loop)电路113。10～13是外部判定装置105的输入输出端子，20～23是LSI100的外部端子。

更新计时器102是最大值为N并与LSI动作时钟114同步动作的向下计数器，在计数值为“0”的时刻，发布更新计时器下溢信号111。

在图7的系统中，从CPU101的命令执行结束到开始执行下一命令为止的期间，不向LSI100发布硬件复位信号109，而反复多次进行以下所示的一系列动作(1)～(5)。

(1)在外部判定装置105解除了LSI100的硬件复位信号109之后，PLL电路113开始向LSI100供给稳定的LSI动作时钟114。

(2)然后，CPU101从外部判定装置105取得并执行的命令，被作为下载信号116向DRAM104供给。

(3)接着，从外部判定装置105向LSI100供给输入信号106。

(4)CPU101取得下载到DRAM104中的命令，开始进行被指定的处理。

(5)在从外部判定装置105供给了输入信号106起经过某一定时间T之后，外部判定装置105对来自LSI100的输出信号107进行判定。

即，从外部判定装置105向LSI100供给输入信号106，使LSI100开始动作，在经过固定时间T之后，由外部判定装置105判定LSI100进行动作其结果所输出的输出信号107，不执行LSI100的硬件复位，而根据该结果连续多次执行对外部判定装置105的下一动作进行确定的一系列动作。

其中，设为DRAM控制器103按照来自CPU101的访问信号115，发布DRAM访问指令117，接受来自外部判定装置105的输入信号106的CPU101从DRAM104取得并执行的命令每次都是完全相同的内容。

图8是关于图7中的LSI100的内部动作、及外部判定装置105与LSI100之间的信号的输入输出的时序图。在时刻t1，开始LSI动作时钟114的供给，在时刻t3，进行从外部判定装置105向LSI100供给第1次输入信号106，在时刻t4，外部判定装置105对来自LSI100的第1次输出信号107进行判定，在时刻t6，进行从外部判定装置105向LSI100供给第2次输入信号106，在时刻t7，外部判定装置105对来自LSI100的第2次输出信号107进行判定。