[发明专利]半导体器件及制造该半导体器件的方法

说明书

技术领域

本发明整体涉及一种半导体器件及其制造方法。更具体地说，本发明涉及一种适于提高良品率的半导体器件及其制造方法。

背景技术

随着半导体器件更加高度地集成化，栅极的线宽变窄，并且栅极沟道长度减小。然而，这导致缺陷产生，从而使半导体器件的晶体管异常操作。

为了解决这个问题，提出了一种包括凹式栅极的晶体管。凹式栅极允许将半导体基板的与预定栅极区域对应的一部分蚀刻固定的深度，以便增加有源区与栅极之间的接触面积。这样，使得位于栅极两侧的源极/漏极区域之间的栅极沟道变长。

然而，当在形成凹式栅极的过程中对半导体基板进行局部蚀刻时，可能会由于未完全移除凹陷部的底部边缘而留下角状物(horn)。角状物会导致在后续工序中产生有缺陷的栅极。

此外，对于集成度更高的半导体器件，仅仅利用凹陷区域难以调节晶体管的临界电压。因此，提出了一种在晶体管区域中形成的具有增大底部的球形凹陷部。虽然在形成球形凹陷部的过程中附加地蚀刻凹陷区域的底部，但是仍能可能留下角状残留部。与此对应地，可能产生缺陷，并且这些残留部还会使得临界电压降低。

争论最多的问题之一是栅极沟道长度的减小所引起的短沟道效应。事实上，集成度更高的半导体器件需要能够在大约1伏至2伏的较低操作电压下高速操作的元件。因此，必须降低晶体管的临界电压。然而，如果降低了临界电压，则由于短沟道效应而难以控制晶体管的操作。此外，短沟道效应会引起与热载流子相关的DIBL(漏极引发固有漏电流，Drain Induced Built-in Leakage)现象。

为了使短沟道效应最小，已经就半导体器件的各方面进行了研究，但是绕开该问题的唯一方法仍然是半导体器件的高集成度。例如，已经将控制掺杂浓度的方法应用于半导体器件，但是这不能充分地抑制短沟道效应。此外，已经采用了这样一种方法：即，利用纵向陡峭沟道(vertically abrupt channel)掺杂工序来形成SSR(Super SteepRetrograde，超陡倒掺杂)沟道和离子注入沟道。已经采用了如下另一种方法：即，利用横向陡峭沟道掺杂工序和大角度倾斜注入工序来形成晕圈状(halo-shaped)沟道。

半导体器件的上述制造方法的意图在于，通过在有源区上形成栅极并且蚀刻该有源区以形成凹陷部的工序来形成足够长的沟道长度，从而防止短沟道效应。然而，一些因素会降低半导体器件的生产率。这些因素包括：因半导体器件的高集成度而减小的沟道长度、由于在形成隔离膜时剥离氮化硅膜而产生的沟槽(moat)、以及由于在形成凹式栅极时在蚀刻工序中产生角状物而降低的临界电压。

发明内容

本发明的各种实施例旨在提供一种适于提高良品率(或生产率)的半导体器件及其制造方法。

根据本发明的一个实施例，一种制造半导体器件的方法包括：蚀刻半导体基板以形成沟槽；用导电材料填充所述沟槽；以及将所述导电材料分隔开以形成位线触点区域和多个栅极图案。

形成所述沟槽的步骤优选地包括：在所述半导体基板上沉积硬掩模层；在所述硬掩模层上形成光阻图案；以及使用所述光阻图案作为掩模来蚀刻所述硬掩模层和所述半导体基板。

所述方法还可以包括：在所述沟槽上沉积氧化物膜。

所述方法还可以包括：在用所述导电材料填充所述沟槽之后，通过平坦化来使所述半导体基板露出。

所述方法还可以包括：在形成所述栅极图案之后，蚀刻所述半导体基板以限定隔离区。

优选地，蚀刻所述隔离区的深度比所述栅极图案的深度大(即，更深)。

所述方法还可以包括：在所述半导体基板的包括所述位线触点区域在内的整个表面上沉积氧化物膜和氮化物膜；在所述氮化物膜上沉积绝缘膜；蚀刻所述位线触点区域内的绝缘膜，并且在被蚀刻的位线触点区域中填充另一导电材料以形成位线触点；以及在所述位线触点上形成位线，所述位线包括形成为堆叠结构的阻挡金属层、导电层和硬掩模氮化物膜。

所述绝缘膜优选地包括氧化物膜。

根据另一个实施例，所述方法还可以包括：蚀刻所述绝缘膜；以及形成由隔离区分隔开的存储节点触点。

根据另一个实施例，本发明还包括通过上述方法制成的半导体器件。

所述半导体器件可以包括在所述位线触点区域上形成的位线。

所述半导体器件还可以包括在形成所述栅极图案之后通过蚀刻所述半导体基板而形成的隔离区。

所述半导体器件还包括存储节点触点，通过所述隔离区将所述存储节点触点彼此分隔开。