[发明专利]用于增强的计算能力的处理器体系结构

权利要求书

1.一种数字信号处理器，包括：

控制块，被配置用于基于存储的程序来发出流指令和流数据；以及

计算阵列，包括多个串联连接的计算引擎，所述计算阵列被配置成使 得：(i)发出的流指令中的每个指令在第一计算引擎中执行，并在单一方 向上流动以在连续的时段在所述多个串联连接的计算引擎中的每个连续 的计算引擎中执行；以及(ii)所述流数据从所述多个串联连接的计算引 擎中的最后计算引擎直接再循环返回到所述第一计算引擎。

2.根据权利要求1所述的数字信号处理器，其中所述计算引擎中的 每个计算引擎包括：指令管道，被配置用于控制所述流指令经过计算阵列 的流动。

3.根据权利要求2所述的数字信号处理器，其中所述计算引擎中的 每个计算引擎还包括：至少一个流单元，被配置用于对与发出的流指令相 关联的数据执行流操作。

4.根据权利要求3所述的数字信号处理器，其中所述计算引擎中的 每个计算引擎还包括：一个或更多个计算单元，用于执行数字信号计算； 以及寄存器堆，用于保存数字信号计算的操作数。

5.根据权利要求4所述的数字信号处理器，其中所述计算引擎中的 每个计算引擎还包括至少一个存储器。

6.根据权利要求1所述的数字信号处理器，其中所述计算阵列还包 括：至少一个存储器，被配置用于随所述计算引擎中的每个计算引擎一起 进行操作。

7.根据权利要求6所述的数字信号处理器，其中所述计算阵列还包 括：耦合在存储器与计算引擎之间的分级缓冲器，所述分级缓冲器具有有 延迟的段，所述延迟与对应的计算引擎在计算阵列中的位置相对应。

8.根据权利要求6所述的数字信号处理器，其中所述计算阵列中的 计算引擎被配置用于对存储器的内容执行逐列操作。

9.根据权利要求6所述的数字信号处理器，其中所述计算阵列中的 计算引擎被配置用于对存储器的内容执行逐行逐列的操作。

10.根据权利要求6所述的数字信号处理器，其中所述计算阵列中的 计算引擎被配置用于对存储器的内容执行逐行操作。

11.根据权利要求6所述的数字信号处理器，其中所述计算引擎中的 每个计算引擎还包括：DMA缓冲器，其与所述存储器相关联，并被配置 用于将数据传送至所述存储器以及从所述存储器传送数据。

12.根据权利要求1所述的数字信号处理器，其中所述计算引擎中的 每个计算引擎具有流水线体系结构。

13.根据权利要求1所述的数字信号处理器，其中所述流指令中的每 个指令在连续的时钟周期流经所述连续的计算引擎。

14.根据权利要求1所述的数字信号处理器，其中所述计算阵列包括： 一个或更多个开关，被配置用于将计算引擎形成为组。

15.根据权利要求1所述的数字信号处理器，其中所述计算阵列包括 以串联配置的八个计算引擎。

16.根据权利要求6所述的数字信号处理器，其中所述计算阵列包括： 至少一个加载行高速缓存，用于保存来自存储器行的数据以用于加载操 作。

17.根据权利要求6所述的数字信号处理器，其中所述计算阵列包括： 至少一个存储行高速缓存，用于保存数据以用于存储器行中的存储操作。

18.根据权利要求6所述的数字信号处理器，其中所述计算阵列包括： 一个或更多个总线，被配置用于在计算引擎之间传送指令和数据。

19.根据权利要求18所述的数字信号处理器，其中所述计算引擎中 的每个计算引擎包括：一个或更多个总线，被配置用于向存储器传送信息 以及从存储器传送信息。

20.根据权利要求4所述的数字信号处理器，其中所述流单元被配置 用于从存储器加载数据、以及使数据在连续的计算引擎中的一个或更多个 所选寄存器之间进行移位。