[发明专利]用于增强的计算能力的处理器体系结构

说明书

技术领域

本发明涉及处理器体系结构，更具体地，涉及有利于高性能数字信号 处理计算的数字信号处理器体系结构。所公开的数字信号处理器可以随其 它处理器一起使用，或者作为独立的处理器使用。

背景技术

数字信号处理器(DSP)是被设计用于对数字信号处理应用的性能进 行优化的专用计算机，所述数字信号处理应用例如为快速傅里叶变换、数 字滤波、图像处理、无线系统中的信号处理以及语音识别。数字信号处理 器应用典型地具有实时操作、高中断率以及密集的数值计算的特征。此外， 数字信号处理器应用趋向于存储器访问操作密集以及需要对大量数据的 输入和输出。数字信号处理器体系结构典型地被优化用于有效地执行这种 计算。

数字信号处理器的核心处理器典型地包括计算块、程序序列发生器、 指令解码器、以及执行数字信号计算所需要的所有其它元件。计算块是数 字信号处理器的基本计算元件，并且典型地包括寄存器堆以及一个或更多 个计算单元，所述计算单元例如为乘法器和算术逻辑单元(ALU)。

数字信号计算实际上经常是重复性的。也就是说，可能多次用不同的 数据来执行相同或相类似的计算。因此，各个计算的速度的任何提高可能 提供数字信号处理器的性能的显著增强。

诸如无线系统中的基站之类的一些应用具有超出当前数字信号处理 器的能力的性能需求和时序需求。为了满足这些需求，设计者使用了与 ASIC(专用集成电路)和/或FPGA(现场可编程门阵列)相组合的数字 信号处理器。这种系统缺乏灵活性且相对昂贵。此外，所需要的性能随着 下一代无线系统的引入而提高。高功耗通常是高性能处理器中存在的问 题。

可以取决于预期应用而针对不同的操作参数来优化数字信号处理器 设计，所述不同的操作参数例如为计算速度、功耗以及编程的简易性。此 外，数字信号处理器可以被设计用于不同的字长。在1999年9月21日授 权给Garde的美国专利5954811中公开了利用长指令字和宽数据总线并 且实现了高运算速度的32位体系结构。核心处理器包括两个计算块。尽 管具有很高的性能，但是该公开的处理器并未提供用于所有应用的优化的 解决方案。

因此，存在对数字信号处理器体系结构和性能的进一步创新的需求。

发明内容

根据本发明的第一方面，一种数字信号处理器包括：控制块，被配置 用于基于已存储的程序来发出指令；以及计算阵列，包括两个或更多个计 算引擎，所述计算阵列被配置成使得所发出的指令中的每个指令在连续的 时段、在至少所述计算引擎的子集中的连续的计算引擎中执行。所述计算 阵列可以被配置成使得所发出的指令中的每个指令在连续的时段流经至 少所述计算引擎的子集中的、连续的计算引擎。

所述计算引擎中的每个计算引擎可以包括：指令管道，被配置用于控 制指令经过计算阵列的流动；以及至少一个流单元，被配置用于对与所述 指令相关联的数据执行流操作。所述计算引擎中的每个计算引擎还可以包 括：一个或更多个计算单元，用于执行数字信号计算；以及寄存器堆，用 于保存数字信号计算的操作数。

所述计算阵列包括至少一个存储器。在一些实施例中，所述计算引擎 中的每个计算引擎包括第一存储器和第二存储器。在其它实施例中，所述 计算阵列包括被配置用于随所述计算引擎中的每个计算引擎一起操作的 第一存储器和第二存储器。所述计算阵列中的计算引擎可以被配置用于对 所述存储器的内容执行逐列操作、逐行逐列的操作、以及逐行操作。

在一些应用中，所述流单元可以被配置用于从存储器加载数据、以及 将数据移位到连续的计算引擎中的一个或更多个所选寄存器中。在其它应 用中，所述流单元可以被配置用于从存储器加载数据、以及向所述计算引 擎中的每个计算引擎中的一个或更多个所选寄存器广播数据。在另外的应 用中，所述流单元可以被配置用于对来自连续的计算引擎中的一个或更多 个所选寄存器的数据进行累加以及存储结果。在一些实施例中，流单元中 的寄存器与寄存器堆中的寄存器相交互。

在一些应用中，可以将所述计算引擎形成为组。在其它应用中，可以 使数据再循环经过计算阵列。