[发明专利]存储电路及用于存储电路的追踪电路

权利要求书

1.一种存储电路，其特征在于，包含：

控制电路，使能字线脉冲信号以启动存储单元阵列的读取；

字线驱动器，根据所述字线脉冲信号使能字线以触发所述存储单 元阵列；

所述存储单元阵列，于存储单元中读取数据位，并输出所述数据 位至位线，其中，所述存储单元由已使能的所述字线定位；

追踪电路，根据一迟延周期来延迟所述字线脉冲信号以产生第一 使能信号；以及

感测放大器，用于当所述第一使能信号被使能时，侦测所述位线 上的所述数据位以产生输出信号，

其中，所述追踪电路包含多个虚拟单元及耦接于所述多个虚拟单 元的虚拟位线，所述多个虚拟单元中的至少一个包含：

第一NMOS晶体管，耦接于第一节点与所述虚拟位线之间， 且所述第一NMOS晶体管具有接收所述字线脉冲信号的栅极，当所述 字线脉冲信号被使能时，藉由所述第一NMOS晶体管耦接所述第一节 点至所述虚拟位线；以及

多个级联晶体管，级联于所述第一节点与接地电压之间，所述 多个级联晶体管具有均耦接于电压源的栅极，且所述多个级联晶体管 下拉所述第一节点的电压至所述接地电压。

2.根据权利要求1所述的存储电路，其特征在于，所述追踪电路 更包含反向器，所述反向器耦接于所述虚拟位线，用于反向所述虚拟 位线的电压以产生所述第一使能信号。

3.根据权利要求1所述的存储电路，其特征在于，当供应至所述 存储电路的电压源的电压电平降低时，所述追踪电路延长用以延迟所 述字线脉冲信号的所述迟延周期，以产生所述第一使能信号。

4.根据权利要求1所述的存储电路，其特征在于，所述多个级联 晶体管包含：

第二NMOS晶体管，耦接于所述第一节点与第二节点之间，且所 述第二NMOS晶体管具有耦接于所述电压源的栅极；以及

第三NMOS晶体管，耦接于所述第二节点与所述接地电压之间， 且所述第三NMOS晶体管具有耦接于所述电压源的栅极。

5.根据权利要求1所述的存储电路，其特征在于，所述多个级联 晶体管包含：

第二NMOS晶体管，耦接于所述第一节点与第二节点之间，且所 述第二NMOS晶体管具有耦接于所述电压源的栅极；

第三NMOS晶体管，耦接于所述第二节点与第三节点之间，且所 述第三NMOS晶体管具有耦接于所述电压源的栅极；以及

第四NMOS晶体管，耦接于所述第三节点与所述接地电压之间， 且所述第四NMOS晶体管具有耦接于所述电压源的栅极。

6.根据权利要求1所述的存储电路，其特征在于，所述多个级联 晶体管的阈值电压高于或等于形成所述存储单元阵列的存储单元的晶 体管的阈值电压。

7.一种存储电路，其特征在于，包含：

控制电路，使能字线脉冲信号以启动存储单元阵列的读取；

字线驱动器，根据所述字线脉冲信号使能字线以触发所述存储单 元阵列；

所述存储单元阵列，于存储单元中读取数据位，并输出所述数据 位至位线，其中，所述存储单元由已使能的所述字线定位；

追踪电路，根据一迟延周期来延迟所述字线脉冲信号以产生第一 使能信号；以及

感测放大器，用于当所述第一使能信号被使能时，侦测所述位线 上的所述数据位以产生输出信号，

其中，所述追踪电路包含多个虚拟单元及耦接于所述多个虚拟单 元的虚拟位线，所述多个虚拟单元中的至少一个包含：

第一NMOS晶体管，耦接于第一节点与所述虚拟位线之间， 且所述第一NMOS晶体管具有接收所述字线脉冲信号的栅极，当所述 字线脉冲信号被使能时，藉由所述第一NMOS晶体管耦接所述第一节 点至所述虚拟位线；以及

多个级联晶体管，级联于所述第一节点与接地电压之间，所 述多个级联晶体管具有耦接于其漏极的栅极，且所述多个级联晶体管 下拉所述第一节点的电压至所述接地电压。