[发明专利]存储电路及用于存储电路的追踪电路

说明书

技术领域

本发明是有关于一种存储电路，更具体地，是关于使用感测放大 器(sense amplifiers)的存储电路。

背景技术

存储电路包含储存多个数据位的存储单元，当读取存储单元时， 存储电路的控制电路使能耦接于存储单元阵列的字线(Word Line， WL)，并由该字线触发的存储单元阵列读取数据位至位线(bit line)。然 而，存储单元阵列(memory cell array)驱动存储电路的输出电压的能力 较差，因此，使用感测放大器(sense amplifier)来侦测于位线上读取的 数据位，并根据读取的数据位产生输出信号。

请参阅图1，图示为存储电路的字线WL，位线BL以及第一使能 信号SAE的电压变化示意图。首先控制电路于t₀时刻提升字线WL的 电压至高电平，以启动存储单元阵列的读取。然后，存储单元阵列输 出数据位至位线B L。当读取的数据位为“1”时，位线BL的电压维持 在高电平102。当读取的数据位为“0”时，存储单元阵列降低位线BL 的电压至低电平，如标示104所示。高电平102与降电平的差值M作 为读取裕量(read margin)，亦称感测裕量(sensing margin)。

如果t₀时刻与t₁时刻之间的延迟时间T_D不够长，则读取裕量M 有可能小于感测放大器的分辨率(resolution)，然后感测放大器会将输 出数据位“0”错误地识别为数据位“1”，从而导致存储电路读取错误。 当延长延迟时间T_D来增加读取裕量M，以保证感测放大器数据侦测的 准确度时，便增加了存储电路的存取时间。因此，必须适当决定延迟 时间和读取裕量。

请参阅图2，图示为感测放大器220于存储电路200中的电路示 意图。感测放大器220包含两个PMOS晶体管228和230，以及三个 NMOS晶体管222，224和226。在字线被使能前，预充电荷信号PRE 导通晶体管202和204，以使节点206和208的电压充电至高电压V_DD。 然后，字线被使能以触发存储单元阵列来输出数据至位线BL和位线 列(bit line bar)BLB。之后，信号pgB导通晶体管212和214以将位线 BL和位线列BLB上的数据输入至节点206和208。然后，第一使能 信号SAE被使能以导通NMOS晶体管226，从而使能感测放大器220 以侦测节点206与208的数据位。

请参阅图3A，图示为感测放大器的偏置电压(offset voltage)的概 率分布，以及在较高供应电压1.2V之下的存储单元电流影响的位线的 电压的概率分布。图中实线P_sa所示为感测放大器的偏置电压的概率 分布，虚线P_cell所示为受存储单元电流影响的位线的电压的概率分 布。两概率分布的重叠部分将导致感测放大器的读取错误。若两概率 分布具有重叠部分，则重叠部分表示存储单元阵列的单元电流已产生 位线电压，而感测放大器无法侦测得到位线电压，从而导致感测放大 器读取错误。换言之，读取错误的出现概率等于图3A所示两概率分 布函数的卷积。

当供应至存储电路的电压源V_DD的电压降低时，存储电路的存储 单元产生的单元电流减小，从而减小位线的读取裕量，并对感测放大 器产生的输出数据的准确度产生负面影响。请参阅图3B，图中实线 P_sa和虚线P_cell分别为感测放大器的偏置电压的概率分布以及在较 低供应电压0.72V之下的存储单元电流影响的位线的电压的概率分 布。图3B所示两概率分布的重叠部分较图3A所示扩大了。由于读取 错误的出现概率等于两概率分布函数的卷积，所以，图3B中读取错 误的出现概率因供应电压电平的降低而增加。因此，当供应至存储电 路的电压源的电压电平降低时，感测放大器可侦测错误数据位，从而 产生错误输出信号。