[发明专利]形成半导体器件的图案的方法

说明书

技术领域

本发明涉及形成半导体器件的图案的方法。

背景技术

由于诸如装备有存储器件的个人便携设备和个人计算机的信息介质的 快速普及，已经要求发展出用于制造高度集成的半导体器件的工艺，这种半 导体器件具有高的存储容量、改善的可靠性以及用于存取数据的快速操作速 度。

随着图案的临界尺寸即图案的大小减小，半导体器件的速度提高。为了 改善半导体器件的集成度，重要的是在光刻工艺的应用中控制图案的临界尺 寸。

然而，在使用通常数值孔径小于1.2的ArF曝光机的光刻工艺中，通过 单一曝光工艺难以形成小于40nm的线和空间(L/S)图案。此外，更难以形 成小于30nm的L/S图案，即使当高指数流体(HIF)材料和超数值孔径 (hyper-NA)曝光机一起使用时。

为了解决光刻工艺的问题，已经发展出双图案化技术(DPT)，用于通 过降低传统曝光机中的K1因子来改善分辨率。

DPT包含1)双曝光蚀刻技术(double exposure etch technology，DEET) 和2)间隙壁图案化技术(spacer patterning technology，SPT)，这些已经在半 导体器件生产工艺中使用。

DEET可应用于用于形成多层图案的工艺，该多层图案包含类似砖墙图 案的平台插塞接触(LPC)、栅极以及位线。DEET包括：形成第一图案，第 一图案的节距为图案节距的两倍；以及在第一图案之间形成节距与第一图案 相同的第二图案，由此获得具有期望分辨率的图案。然而，DEET需要更多 任务和蚀刻步骤来形成第一和第二图案，并导致在用于形成第一和第二图案 的掩模工艺中的未对准。

SPT可以应用于NAND工艺，其包含均由线和空间组成的大量金属层 和控制栅极。由于用于形成图案的掩模工艺在SPT中执行一次，SPT是一种 自对准技术，用于防止掩模工艺的未对准。然而，SPT需要用于切割间隙壁 图案部的图案化工艺和用于在衬垫边缘部中形成焊盘图案的图案化工艺。

图1a至1d为说明传统间隙壁图案化技术的图示。

参考图1a，包含第一掩模膜15和第二掩模图案17的沉积结构通过光刻 工艺形成于基板11的底层13上。

参考图1b，绝缘膜19形成于包含第二掩模图案17的所得结构上。

参考图1c，回蚀刻工艺被执行以各向异性蚀刻绝缘膜19，由此在第二 掩模图案17的侧壁形成隔离的间隙壁19-1。

参考图1d，第二掩模图案17被除去以形成角型间隙壁图案19-2。

由于间隙壁图案19-2具有不对称形状，当使用间隙壁图案19-2作为蚀 刻掩模，下部底层13被蚀刻时，临界尺寸均匀性低的图案形成，如图2所 示。结果，半导体器件的可靠性降低，且半导体器件的良率减小。

发明内容

本发明各种实施例涉及提供一种形成半导体器件的图案的方法，其包括 形成对称间隙壁图案，该对称间隙壁图案在SPT中用作蚀刻掩模图案，从而 获得稳定的蚀刻条件。

根据本发明实施例，一种形成半导体器件的图案的方法，包括：在底层 上形成第一掩模膜和第二掩模膜；使用光致抗蚀剂掩模图案作为蚀刻掩模， 部分蚀刻该第一掩模膜和第二掩模膜以在该第一掩模膜的剩余部分上形成 中间掩模图案，该中间掩模图案具有凸起形状且包含第一和第二掩模膜层； 在该中间掩模图案的侧壁形成第一间隙壁；使用该第一间隙壁和该中间掩模 图案的第二掩模膜层作为蚀刻掩模，蚀刻该第一掩模膜的剩余部分和该中间 掩模图案的第一掩模膜层，以露出该底层并形成包含第一和第二掩模膜层的 掩模图案；在该掩模图案的侧壁形成第二间隙壁；以及除去该掩模图案以形 成对称间隙壁图案。

在形成第一掩模膜之前，该方法可进一步包括在该底层上形成多晶硅 层、氮化硅膜和氮化物膜。

利于在低温下沉积并防止由热工艺导致的提升现象的任何材料可用作 该第一掩模膜。具体而言，该第一掩模膜可包含非晶碳层。