[发明专利]用于高压设备的静电放电保护构图

说明书

技术领域

本发明通常涉及半导体器件技术，具体地，涉及一种高压静电放电 (ESD)保护构图。

背景技术

计算机微芯片已经渗透到现代生活的方方面面。从嵌入到小设备中 的单个微芯片到使我们的飞机飞行、汽车行驶的大量微芯片，我们对半 导体器件技术的依赖性越来越大。考虑由半导体器件控制的所有重要操 作，其中最重要的一个话题就是这些器件的耐久性和可靠性。在半导体 器件设计中的一个前提要素是保护器件不受到静电放电(ESD)的影响。 ESD是指不同电位物体之间的电荷转移。ESD是固体电子学中严重的问 题。集成电路由硅等半导体材料或二氧化硅等绝缘材料制成。当被施加 高压时，一些半导体材料会受到永久的损伤，从而改变其电特性，使其 退化或受到破坏。这还有可能扰乱电子系统的正常操作，导致设备失效 和失灵。

由ESD造成的对电子器件的损伤可以发生在从制造到现场服务过程 中的任何环节。在缺少控制的环境里不适当地接触器件或者运用了不符 合标准的ESD控制方法都有可能导致损伤的发生。一般来说，ESD损害 被分为毁灭性失效和隐蔽缺陷两类。

在经过ESD事件后，如果电子器件不再具有功能则发生毁灭性失效。 ESD事件可以引起金属溶化，结的击穿，甚至是氧化物失效。因此，器 件的电路会被永久性损坏从而造成器件的失效。在器件发货之前进行测 试时这种失效经常能够被检测出来。然而，如果ESD事件发生在测试之 后，那么该损害将会直到器件在操作中失效后，才能够被发现。

另一方面，隐蔽缺陷通常更难被识别。经历ESD事件后，器件可能 仅是部分地退化，但是其仍然可以继续执行其预期的功能。然而，这种 退化通常会极大地缩短器件的使用寿命。采用具有这种隐蔽缺陷器件的 产品或系统可能会在用户使用后，过早的出现失效。修复这种失效通常 需要花费很高的费用，并且在一些应用场合还可能引起人身事故。

已开发了各种外部方法和流程以避免在加工和器件制造期间的ESD 损伤。制造商经常采用静电保护区(EPA)。EPA可以是小面积的工作位 或者是大面积的制造区。EPA方法的主要原则是：(1)在对ESD敏感的 电子设备附近不存在高放电材料；(2)所有传导材料都接地；且(3)工 人也与地连接。坚持这些原则可防止静电积累在对ESD敏感的电子设备 上。国际标准已经用来对典型的EPA进行定义，例如，从国际电工委员 会(IEC)或美国国家标准委员会(ANSI)中可以找到这些标准。

采用EPA进行防止ESD可包括：采用合适的对ESD安全的封装材 料，在装配工人身穿的工作服上设置导电的细丝，采用导电的腰带和鞋 带以防止在工人身体上积聚高电压，使用防静电垫子或导电地面材料以 使有害的电子电荷导出工作区，及采用湿度控制。由于聚集在大部分表 面的薄的湿气层会驱散电子电荷，因此潮湿的环境可防止静电电荷的产 生。有时也会用离子发生器将离子射入到周围的气流中。离子化系统有 助于中和在绝缘材料或电介质材料上的带电表面区域。

除了这些外部防ESD手段，芯片设计者还把ESD保护从内部加入器 件设计。已经在具有源/漏(S/D)和栅的场效应晶体管(FET)中采用了 多种增加N⁺或P⁺掺杂区域的方法和构造。一种通用的方法是在各个接触 孔之间设置零间隙(zero-space)的N⁺S/D注入区。

该零间隙的N⁺S/D注入区及类似构造的缺点是：对于高压应用场合 没有典型地提供好的和合格的ESD保护。

发明内容

本发明的优选实施例采用分离的N⁺S/D岛注入的构图加强在高压应用 环境的ESD保护，通过本发明的优选实施例总体上解决和克服了上述那些 和其它问题，总体上取得了技术效果。

本发明的典型实施例针对半导体器件，该半导体器件包括栅区和对应 的多个第一和第二源/漏接触孔，他们的每个共同形成多个晶体管。所述半 导体器件还具有多个载流子掺杂的注入区，这些载流子掺杂的注入区的每 一个都环绕一个对应的所述第一源/漏接触孔；还有多个隔离区，该隔离区 在每两个连续的载流子掺杂的注入区之间。