[发明专利]四方扁平无引脚封装制程

说明书

技术领域

本发明是有关于一种芯片封装制程，且特别是有关于一种四方扁平无引脚(Quad Flat Non-leaded，QFN)封装制程。

背景技术

随着半导体工业的高度发展，电子及半导体装置广泛地被应用于日常生活中，如娱乐、教育、交通运输及家电用品等方面。电子产品朝向设计复杂、尺寸小、重量轻及人性化方面发展，以带给使用者更多的方便。在封装结构中，导线架是常用的元件之一且应用于多种封装产品。以导线架的类型而言，四方扁平封装(Quad Flat Package，QFP)可分为I型接脚的四方扁平封装(quad flatpackage with”I”lead，QFI)、J型接脚的四方扁平芯片封装(quad flat packagewith”J”lead，QFJ)及四方扁平无引脚(Quad Flat Non-leaded，QFN)封装。四方扁平无引脚封装的导线架的引脚不超出封装结构的边缘，故其具有较小的体积。此外，四方扁平无引脚封装具有较短的信号传递路径及较快的信号传递速度，因此一直是低脚位(low pin count)构装型态的主流之一。

一般而言，在四方扁平无引脚封装的制造过程中，会将多个芯片配置于导线架上，其中导线架包括多个相互连接的引脚组，且各芯片被一引脚组所环绕。各芯片透过打线制程电性连接于一引脚组。接着，形成用以包覆导线架、芯片及焊线的至少一封装胶体。最后，透过单体化制程形成多个四方扁平无引脚封装，其中单体化制程包括冲压制程(punch process)或锯切制程(sawing process)。

发明内容

本发明提供一种四方扁平无引脚封装制程，其可制造出具有较小厚度的四方扁平无引脚封装。

本发明提出一种四方扁平无引脚封装制程。首先，提供具有多个凹槽的一导电层及位于导电层上的一图案化焊罩层，其中图案化焊罩层覆盖导电层的凹槽。移除部分导电层以形成一图案化导电层。在图案化导电层上配置多个芯片，以使图案化焊罩层及芯片位于图案化导电层的同一侧。透过多条焊线将芯片电性连接于图案化导电层，其中芯片及焊线位于图案化导电层的同一侧。形成至少一封装胶体以包覆图案化导电层、图案化焊罩层、芯片及焊线。接着，分割封装胶体及图案化导电层。

在本发明的一实施例中，上述的提供具有凹槽的导电层及图案化焊罩层的方法包括提供具有凹槽的一导电层。在导电层上形成一焊罩层。图案化焊罩层以形成一图案化焊罩层，其中图案化焊罩层暴露出部分导电层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程，其中多个芯片座及多个引脚被形成于图案化导电层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程，其中多个第一开口及多个第二开口被形成于图案化焊罩层，其中第一开口及第二开口暴露出部分图案化导电层。

在本发明的一实施例中，上述的芯片配置于第二开口暴露出的图案化导电层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程更包括形成位于芯片及图案化导电层之间的一粘着层。

在本发明的一实施例中，上述的粘着层为一B阶粘着层。

在本发明的一实施例中，上述的B阶粘着层预先被形成于芯片的一背面。

在本发明的一实施例中，上述的四方扁平无引脚封装制程，其中在芯片被贴附于图案化焊罩层之前，B阶粘着层被形成于图案化焊罩层上。

在本发明的一实施例中，上述的凹槽被图案化焊罩层所填满。

在本发明的一实施例中，上述的图案化焊罩层为一B阶层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程，其中多个第一开口被形成于图案化焊罩层，其中第一开口暴露出部分图案化导电层。

在本发明的一实施例中，上述的芯片配置于图案化焊罩层上。

在本发明的一实施例中，上述的图案化焊罩层为一B阶层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程更包括形成位于芯片及图案化焊罩层之间的一粘着层。

在本发明的一实施例中，上述的粘着层为一B阶粘着层。

在本发明的一实施例中，上述的四方扁平无引脚封装制程更包括在导电层上进行一棕化处理或一黑化处理。

基于上述，本发明的四方扁平无引脚封装制程，其制造出的四方扁平无引脚封装具有用以强化结构强度的焊罩层，以使得图案化导电层可具有较小的厚度。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A至图1H为本发明一实施例的四方扁平无引脚封装的制程剖视流程图。