[发明专利]半导体装置的制造方法

说明书

技术领域

本发明涉及半导体装置的制造方法。

背景技术

以往已知有半导体装置的制造方法。

在(日本国)特开平5-6961号公报公开有在同一衬底上形成有双极 晶体管和场效应晶体管的半导体装置(BiCMOS晶体管)的制造方法。该 现有的半导体装置(BiCMOS晶体管)的制造方法，在双极晶体管的制造 工序中，在进行了形成基极区域的工序之后，再进行在基极区域的表面上 形成氧化膜的工序。然后，进行在氧化膜的表面上形成氮化膜的工序。此 外，在该现有的半导体装置(BiCMOS晶体管)的制造方法中，在形成场 效应晶体管的源极及漏极的工序时，以氧化膜为保护膜进行离子注入。

发明内容

本发明的第一方面提供一种半导体装置的制造方法，包括：第一工序， 所述第一工序在半导体衬底上形成抑制因杂质的注入而引起的缺陷增加 的缺陷抑制膜；第二工序，所述第二工序通过从所述缺陷抑制膜上注入所 述杂质而在所述半导体衬底表面形成元件活性区域；第三工序，所述第三 工序除去所述缺陷抑制膜；以及第四工序，所述第四工序在所述元件活性 区域上形成抑制所述元件活性区域的界面准位上升的界面准位抑制膜，缺 陷抑制膜比界面准位抑制膜更能够抑制缺陷的增加，界面准位抑制膜比缺 陷抑制膜更能够抑制界面准位的上升。

本发明的第二方面提供一种半导体装置的制造方法，包括：第一工序， 所述第一工序在硅衬底上形成包括抑制因杂质的注入而引起的缺陷增加 的硅氮化膜的缺陷抑制膜；第二工序，所述第二工序通过从缺陷抑制膜上 注入所述杂质，在硅衬底表面形成元件活性区域；第三工序，所述第三工 序将缺陷抑制膜除去；以及第四工序，所述第四工序在元件活性区域上形 成包括抑制元件活性区域的界面准位上升的硅氧化膜的界面准位抑制膜。

附图说明

图1是表示本发明一实施方式的半导体装置结构的剖面图；

图2是说明本发明一实施方式的半导体装置制造工艺的剖面图；

图3是说明本发明一实施方式的半导体装置制造工艺的剖面图；

图4是说明本发明一实施方式的半导体装置制造工艺的剖面图；

图5是说明本发明一实施方式的半导体装置制造工艺的剖面图；

图6是说明本发明一实施方式的半导体装置制造工艺的剖面图；

图7是说明本发明一实施方式的半导体装置制造工艺的剖面图。

具体实施方式

下面，参照附图说明本发明的实施方式。

首先，参照图1说明本发明一实施方式的半导体装置100的结构。此 外，本实施方式的半导体装置100作为在同一衬底上形成场效应晶体管和 双极晶体管的BiCMOS晶体管构成。

本发明一实施方式中的半导体装置100，如图1所示，在p型硅衬底 1的表面形成有n型外延层2。外延层2的表面包括形成有场效应晶体管 10的区域A和形成有双极晶体管20的区域B。此外，在区域A及区域B 之间形成有用于将区域A和区域B分离的元件分隔绝缘区域3。由此，半 导体装置100作为在同一半导体衬底(在本实施方式中为p型硅衬底1及 外延层2)上形成有场效应晶体管10及npn型双极晶体管20的BiCMOS 晶体管构成。此外，p型硅衬底1及外延层2分别是本发明中的“半导体 衬底”之一例。此外，场效应晶体管10及双极晶体管20分别是本发明中 的“场效应晶体管”及“接合型晶体管”之一例。

作为场效应晶体管10的结构，在区域A，在外延层2的表面形成有n 阱层11。而且，在n阱层11的表面隔开规定的间隔形成有p型源极区域 12及p型漏极区域13。此外，源极区域12及漏极区域13分别是本发明 中的“元件活性区域”之一例。此外，源极区域12及漏极区域13分别具 有LDD(Lightly Doped Drain)结构。具体而言，源极区域12包括高浓度 的p⁺型源极区域12a及低浓度的p型源极区域12b。同样，漏极区域13 也包括高浓度的p⁺型漏极区域13a及低浓度的p型漏极区域13b。此外， 在n阱层11的表面上的被源极区域12及漏极区域13所夹的位置形成有 栅极绝缘膜14。在栅极绝缘膜14的表面上形成有栅电极15。此外，在栅 极绝缘膜14及栅电极15的侧面上形成有侧壁16。