[发明专利]一种高电压电流金属氧化物半导体电路结构

说明书

技术领域

本发明是有关一种高压金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)电路的结构，尤指一种用于高电压高电流的MOS电路的结构。

背景技术

由于电子产品轻薄短小的趋势，使得以半导体电路为主的电子产品不断地进步。由于越来越多的半导体装置需要在高压与高电流的情况下操作，对半导体产业而言，在已经克服了高电压的限制后，下一步面对的挑战就是如何达到高输出电流。

一般而言，已知的金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)电路的结构通常呈现一种正交性(orthogonal-based)的电路布局(layout)。换言之，半导体结构的区块，例如，n-井、氧化层、金属层、poly层、p+掺杂区、n+掺杂区等，在上视图中皆呈现方形、矩形或衔接的方形与矩形等。而且，上述各区块皆呈现正交的布局方式。

举例来说，图1所呈现的是已知的高压PMOS晶体管的半导体结构的一实施例的上视图及其对应的剖面图。图1的上半部显示该半导体结构的上视图，而下半部则是对应的剖面图。如图1所示，已知的高压PMOS晶体管的半导体结构包括一深-N井(deep N-well，，NWD)101(后续以NWD101表示)、一位于NWD 101内的P井(P-well，PW)103(后续以PW 103表示)、多个场效氧化区(field oxide region，FOX)105、多个位于NWD 101与PW103内的掺杂区，包括，n+掺杂区107、p+掺杂区109、一栅极(gate，G)111、一基体(bulk，B)113、一源极(source，S)115与一漏极(drain，D)117，其中，基体113是连接于一n+掺杂区107，源极115是连接于一p+掺杂区109，而漏极117是连接于一p+掺杂区109。在此实施例中，前述的n+掺杂区107与p+掺杂区109的连接方式如下：与基体113连接的n+掺杂区107是位于NWD 101内，与源极115连接的p+掺杂区109是位于NWD 101内，而与漏极117连接的p+掺杂区109是位于PW 103内。值得注意的是，上述晶体管的剖面图仅为说明范例，其它电路亦可能有类似的结构特性。

同样地，图2所呈现的是已知的高压NMOS晶体管的半导体结构的一实施例的上视图及其对应的剖面图。图2的上半部显示该半导体结构的上视图，而下半部则是对应的剖面图。如图2所示，已知的高压NMOS晶体管的半导体结构包括一深-N井(deep N-well，，NWD)201(后续以NWD201表示)、一位于NWD 101内的P井(P-well，PW)203(后续PW 203表示)、多个场效氧化区(field oxide region，FOX)205、多个位于NWD 201与PW203内的掺杂区，包括，p+掺杂区207、n+掺杂区209、一栅极(gate，G)211、一基体(bulk，B)213、一源极(source，S)215与一漏极(drain，D)217，其中，基体213是连接于一p+掺杂区207，源极215是连接于一n+掺杂区209，而漏极217是连接于一n+掺杂区209。在此实施例中，前述的p+掺杂区207与n+掺杂区209的连接方式如下：与基体213连接的p+掺杂区207是位于PW 203内，与源极215连接的n+掺杂区209是位于PW 203内，而与漏极217连接的n+掺杂区209是位于NWD 201内。由于NMOS的半导体结构与PMOS的半导体结构类似，以下知有关其已和结构的特性与伴随的电器特性等说明可同时适用于PMOS与NMOS。

然而，图1与图2中已知的半导体结构有多的缺点。图3A与图3B所示为因图1与图2中已知的半导体结构的几何结构连带产生的缺点的示意图。如图3A所示，已知的MOS半导体结构所见的几何布局中常见的直角，会在该直角的角落部份，尤其是尖端产生大量的电荷堆积，电荷密度提高。当该尖端的表面电场超越临界电场时，会导致提早进入崩溃(early breakdown)。换句话说，当加在电介质材料上的电场强度超过临界值时，流过该电介质材料的电流突然增大，会导致电介质材料完全失效的现象，此现象如：一个突然的高电压而产生的击穿放电。因此，上述已知的MOS半导体结构并无法因应高电流设计的要求。

另一方面，图3B所示为已知的半导体结构的MOS宽度过大时，会造成离子布植不均匀，导致电流分布不均匀，并且会加剧如前述的提早进入崩溃现象。