[发明专利]设计支持系统、可读介质、半导体器件设计和制造方法

说明书

技术领域

本发明涉及一种设计支持系统、一种计算机可读介质、半导体器件设计方法和半导体器件制造方法。

背景技术

象具有栅极绝缘膜和栅电极的晶体管的半导体器件包括被连接到栅电极的接触栓塞、上层布线和通孔。在制造这种半导体器件的工艺中，电荷在被连接到栅电极的接触栓塞、上层布线和通孔中积聚，这有可能引起电荷被放电至半导体衬底，并且，结果，引起栅极绝缘膜劣化。

为了防止这种问题，在设计半导体器件时，设置最大容许天线比率。通过将栅电极和被连接到栅电极(在下文中被称作“天线电极”)的通孔和上层布线的面积除以栅极面积来计算天线比率。当设计半导体器件的布线和通孔时，设计者确保它们的天线比率不超过为它们设置的最大容许值。当最大容许天线比率过低时，布线设计中的灵活性降低。

在JP-A-2004-152929中公开的技术中，被应用于下述MOS晶体管的天线标准没有被应用于下述其它MOS晶体管的天线标准那么严格，其中所述MOS晶体管在包括在半导体器件中的具有不同栅极绝缘膜厚度的MOS晶体管之中，并且其栅极绝缘膜厚度不超过预定膜厚度，所述其它MOS晶体管也被包括于同一半导体器件中并且它们的栅极绝缘膜厚度超过预定膜厚度。具体地，在JP-A-2004-152929中指出，应用于其栅极绝缘膜薄于2.6nm即阈值膜厚度的下述MOS晶体管的天线标准被使得没有那些应用到具有较厚栅极绝缘膜的MOS晶体管的天线标准严格，其中低于所述阈值膜厚度不会发生电荷隧穿。还指出，将不那么严格的设计标准应用于具有薄的栅极绝缘膜的MOS晶体管提高了半导体器件设计和制造的灵活性。

本发明人已经如下地意识到。根据以上现有技术，并不清楚如何确定根据栅极绝缘膜的膜厚度而不同的最大容许天线比率。

发明内容

本发明提供一种设计支持系统，它包括：栅极膜信息获取部件，其获取栅极绝缘膜的膜厚度；和最大容许天线比率设置部件，其为位于栅极绝缘膜上的栅电极设置最大容许天线比率并且根据通过栅极膜信息获取部件读取的膜厚度而使得最大容许天线比率不同。

本发明还提供一种存储在计算机中执行的程序的计算机可读介质。所述程序包括：获取栅极绝缘膜的膜厚度；和为位于栅极绝缘膜上的栅电极设置最大容许天线比率并且根据通过栅极绝缘膜的第一函数读取的膜厚度改变最大容许天线比率。

本发明还提供一种设计半导体的方法。该方法包括产生将被连接到栅电极的布线上的设计数据；使得计算机为栅电极设置最大容许天线比率；使得计算机使用所述设计数据计算栅电极的天线比率；并且使得计算机确定计算的天线比率等于还是小于最大容许天线比率并且输出确定的结果。在设置最大容许天线比率的步骤中，计算机根据在栅电极下面的栅极绝缘膜的膜厚度而改变最大容许天线比率。

本发明还提供一种制造半导体器件的方法。该方法包括，利用以上设计方法，设计包括栅极绝缘膜、栅电极和上层布线的半导体器件；并且根据在设计步骤中设计的设计来制造所述半导体器件。

根据本发明，当基于栅极绝缘膜的厚度来改变用于半导体器件的最大容许天线比率时，设计该半导体器件的设计者能够指定具体值。

附图简要说明

结合附图从下面对某些优选实施例的说明，本发明的以上和其它目的、优点和特征将更加明显，其中：

图1是根据本发明第一实施例的设计支持系统的功能性构造的框图；

图2是被设计的半导体器件的平面视图；

图3是沿着图2的线A--A’截取的截面视图；

图4示出列出在设计数据库中存储的一部分设计数据的表；

图5示出在最大容许天线比率表中的示例数据组成(composition)；

图6是示出在布线天线比率和栅极绝缘膜厚度(栅极膜厚度)之间的关系的图；

图7是示出在布线天线比率和栅极绝缘膜厚度(栅极膜厚度)之间的关系的图；

图8是表示在最大容许天线比率函数保持部件中保持的第一示例函数的图；

图9是表示在最大容许天线比率函数保持部件中保持的第二示例函数的图；

图10是表示在最大容许天线比率函数保持部件中保持的第三示例函数的图表；

图11是用于解释使用所述设计支持系统设计半导体器件的方法的流程图；

图12是示出图11中所示的最大容许天线比率设置处理(S 120)的第一示例细节的流程图；

图13是示出图11中所示最大容许天线比率设置处理(S 120)的第二示例细节的流程图；