[发明专利]沟槽型功率MOS晶体管及利用其的集成电路

说明书

技术领域

本发明涉及MOS晶体管，且更明确地说，涉及一种沟槽型的平面结构功率MOS晶体管。

背景技术

功率MOS晶体管是用于在集成电路中提供和切换功率的特定类型的MOS晶体管。因此，功率MOS晶体管必须能够在高电压下正常工作。因而，典型的情况是，通过CMOS工艺制造的功率MOS晶体管单元具有较大尺寸，通常是标准CMOS晶体管尺寸的5到10倍，以便能够在高电压下操作。另一方面，还要求功率MOS晶体管能够输出大电流。因而，典型的做法是将大量功率MOS晶体管单元组合成单个功率MOS晶体管，其中每一功率MOS晶体管单元输出相对少量的电流。然而，此功率MOS晶体管必须非常大，这可能在如今的制造要求看来是无法接受的。

为了减小功率MOS晶体管的尺寸，引入了垂直扩散MOS(VDMOS)晶体管。图1展示VDMOS晶体管的示意图。与传统的平面CMOS晶体管不同的是，电流在VDMOS晶体管中垂直流动。如图1所示，源极区位于VDMOS晶体管100的顶部，且漏极区位于VDMOS晶体管100的底部。此结构使得VDMOS晶体管10能够既具有高击穿电压又具有高电流输出。然而，当缩小VDMOS晶体管时会出现JFET效应，这会增加VDMOS晶体管的电阻。

为了解决JFET效应问题，引入了沟槽栅极MOS晶体管，也称为UMOS晶体管。图2展示UMOS晶体管的示意图。“UMOS”这一名称源于UMOS晶体管200的U形栅极氧化物。如图2所示，UMOS晶体管200具有延伸到硅中的沟槽形栅极。此结构有效地解决了JFET效应问题。然而，由于大多数UMOS晶体管包括外延层，所以在缩小UMOS晶体管时，外延层的电阻也将增加。因此，通过缩小UMOS晶体管实现的电流增加几乎完全被由外延层电阻增加所引起的电流减少抵消。

另一方面，由于VDMOS和UMOS晶体管两者均采用垂直结构，所以其无法与其它逻辑电路一起制造或甚至集成在CMOS处理的芯片上。因而，需要设计一种功率MOS晶体管，其能维持高击穿电压、具有小尺寸且仍能实施在CMOS处理的芯片上。

发明内容

根据本发明一个实施例的MOS晶体管包括漏极区、沟槽区、源极区、阱区、深阱区和衬底区。漏极区具有连接到漏极电极的具有第一导电性类型的掺杂区。沟槽栅极具有不对称的绝缘层，并且延伸到漏极区中。源极区具有连接到源极电极的具有第一导电性类型的掺杂区。阱区用第二导电性类型掺杂，形成在源极区下方，并且连接到源极电极。深阱区用第一导电性类型掺杂，并且形成在漏极区和阱区下方。衬底区用第二导电性类型掺杂，并且形成在深阱区下方。漏极区形成在沟槽栅极的一侧，且源极区形成在沟槽栅极的相对侧，使得沟槽栅极横向地连接源极区与漏极区。

根据本发明另一实施例的MOS晶体管包括漏极区、沟槽栅极、源极区、阱区和衬底区。漏极区具有连接到漏极电极的具有第一导电性类型的掺杂区。沟槽栅极具有不对称的绝缘层，并且延伸到漏极区中。源极区具有连接到源极电极的具有第一导电性类型的掺杂区。阱区用第二导电性类型掺杂，形成在源极区下方，并且连接到源极电极。衬底区用第二导电性类型掺杂，并且形成在阱区和漏极区下方。漏极区形成在沟槽栅极的一侧，且源极区形成在沟槽栅极的相对侧，使得沟槽栅极横向地连接源极区与漏极区。

根据本发明一个实施例的集成电路包括功率MOS晶体管和控制器电路。所述功率MOS晶体管为控制器电路提供功率输入和输出。

附图说明

在阅读以下描述内容和参看附图之后，将容易明白本发明的目的和优点，在附图中：

图1展示VDMOS晶体管的现有技术示意图；

图2展示UMOS晶体管的现有技术示意图；

图3展示本发明的MOS晶体管的实施例的示意图；

图4展示本发明的MOS晶体管的实施例的示意图；

图5展示本发明的MOS晶体管的实施例的示意图；

图6展示本发明的MOS晶体管的实施例的示意图；

图7展示本发明的MOS晶体管的实施例的示意图；

图8展示本发明的MOS晶体管的实施例的示意图；

图9展示本发明的MOS晶体管的实施例的布局结构的示意图；

图10展示常规UMOS晶体管与根据本发明的功率MOS晶体管之间的比较；

图11展示本发明的MOS晶体管的实施例的示意图；

图12展示通过CMOS工艺制造MOS晶体管300的流程图；以及

图13展示本发明的集成电路的实施例的示意图。

具体实施方式