[发明专利]一种用于SOC的动态多时钟低功耗AHB总线的设计方法

说明书

技术领域

本发明涉及一种电子电路设计技术领域，具体地说是一种主要针对AHB总线的用于SOC的动态多时钟低功耗AHB总线的设计方法。 

背景技术

随着微电子技术的发展，系统的复杂度越来越高，同时半导体工艺的尺寸越来越小，达到纳米级，在单位面积上集成的晶体管数量越来越多，所以对应的功耗也越来越大，如何降低系统的功耗就成了当今IC设计中一个非常重要的课题。 

在CMOS电路中，功耗主要包括静态功耗跟动态功耗两部分，其中静态功耗主要是由反偏PN结的漏电流跟晶体管的亚阈值电流引起的，主要形式是漏电损失。而动态功耗主要是由对晶体管寄生电容的充放电造成的。在数字电路中，动态功耗是最重要的功耗，占了系统功耗的80％以上。 

定量的描述CMOS电路的动态功耗，可用下式表示 

PD=C×VDD2×α×f]]>

其中C为负载电容、V_DD为电源电压、α为翻转几率、f为时钟频率。为了降低系统的动态功耗，我们可以从这几个方面来做工作：降低晶体管的负载电容、降低电源电压、减小节点的翻转几率，或者降低系统的时钟频率。我们所采用的就是通过降低时钟频率来达到降低系统的动态功耗 

发明内容

本发明的目的是按以下方式实现的，在SOC中引入多时钟门控寄存器，实现对SOC内部实现不同功能的IP模块的时钟的控制，当需要某个IP功能模块工作时，打开相应的门控时钟控制信号，IP功能模块正常工作；当不需要其工作时，关闭相应的门控时钟控制信号，时钟信号将一直被拉高或拉低，避免其模块对应的逻辑门翻转，降低SOC的动态功耗，通过APB总线动态的对多时钟门控寄存器进行读写，具体步骤如下： 

在SOC中引入多个AHB总线，将对工作频率要求不同的外设连接到不同的AHB总线上，各个AHB总线的工作时钟频率不同，之间通过AHB-AHB桥相连，通过多层AHB总线结构，降低了某些低速外设的时钟频率，从而低速设备的逻辑门的翻转频率降低，减少了SOC的动态功耗。 

本发明的有益效果是能有效降低电路功耗。 

附图说明 

附图1是双AHB总线的系统结构图。 

具体实施方式

下面结合附图对本发明的一种用于SOC的动态多时钟低功耗AHB总线的设计方法作以下详细说明。 

如附图所示，本发明的一种用于SOC的动态多时钟低功耗AHB总线的设计方法，其结构本专利是一种基于AHB总线的采用动态多时钟以及多AHB总线来降低系统动态功耗的设计。 

电路工作过程是如下：首先我们通过APB总线对多时钟门控寄存器进行写入操作，来控制相应的门控时钟信号，打开需要工作的模块的门控时钟，关闭不需要工作模块的门控时钟，避免不工作模块的逻辑门的翻转，降低了系统的动态功耗。这个过程是动态的，我们可以通过APB总线随时对多时钟门控寄存器进行操作。 

另外多AHB总线结构中把高速器件连接到高速AHB总线上，低速器件连接到低速AHB总线上，中间通过AHB-AHB桥进行连接。 

实施例 

其主要有以下两种工作状态： 

1.当高速AHB总线上的主机访问高速AHB总线的从机的时候，AHB-AHB桥不工作，此时低速AHB总线上的主机也可以同时访问低速AHB总线上的从机。高速AHB总线跟低速AHB总线同时工作，提高系统的工作效率 

2.当高速AHB总线上的主机访问低速AHB总线上的从机的时候，我们需要通过AHB-AHB桥来进行数据传送。首先高速AHB总线的主机把AHB-AHB桥做为一个从机来访问，将传送的数据存放在AHB-AHB桥中的寄存器中；然后AHB-AHB桥作为低速AHB总线的一个主机对其总线上的从机进行访问。因为低速AHB总线上设备的处理速度慢，当AHB-AHB桥作为低速总线的主机进行操作时，发出一个信号对高速AHB总线上进行操作的主机进行屏蔽，并释放高速AHB总线，此时高速AHB总线上的其他主机可以得到高速AHB总线的控制权，对高速总线上的从机进行操作，从而提高了总线的利用效率。当AHB-AHB桥处理完低速AHB总线上的访问后，其相应的主机得到高速AHB总线的控制权，进行相应的数据处理。