[发明专利]一种集成电路的测试图形生成器及其测试方法

权利要求书

1.一种集成电路的低功耗测试图形生成器，包括线性反馈移位寄存器， 线性移相器，Johnson计数器，异或门网络；所述线性反馈移位寄存器的时钟 频率为f₁，生成序列Q＝[Q₁Q₂...Q_m]，其中m为自然数；所述线性移相器的输出 序列S＝[S₁S₂...S_mS_m+1...S_N]，其是将线性反馈移位寄存器生成的序列扩展为N 位而成，其中N为自然数，且N＞m，所述Johnson计数器的时钟频率为f₂， 其生成序列J＝[J₁J₂...J_l]，其中l为自然数；N＞l；所述异或门网络输出测试 序列X＝[X₁X₂...X_mX_m+1...X_N]，其中[X₁X₂...X_lX_l+1...X_N]为被测集成电路的组合 逻辑电路部分的测试序列，[X₁X₂...X_l]为被测集成电路的扫描链输入序列；所 述线性反馈移位寄存器、线性移相器、Johnson计数器以及异或门网络满足以 下逻辑关系：

(a)S＝VQ  其中V为根据线性反馈移位寄存器的本原多项式确定的 变换矩阵；

(b),[X1X2...Xl]=[J1J2...Jl]⊕[S1S2...Sl]]]>

[X_l+1X_l+2...X_N]＝[X_l+1S_l+2...S_N]；

其特征在于，

所述Johnson计数器为可重构Johnson计数器，所述可重构Johnson计数 器包含依次首尾串接的l个D触发器，一个二输入多路选择器，一个二输入与 门逻辑电路，以及TPG_MOD使能控制端和Init使能控制端；多路选择器的 输出端连接第一个D触发器的输入端，其输入端分别连接第l个D触发器的输出端和与门逻辑电路的输出端；第l个D触发器的Q输出端和Init使能控制 端分别连接到与门逻辑电路的两个输入端；TPG_MOD使能控制端控制多路 选择器的选择输出；l个D触发器的Q输出构成可重构Johnson计数器的生成 序列J＝[J₁J₂...J_l]。

2.根据权利要求1所述的一种集成电路的低功耗测试图形生成器的测试 方法，其特征在于，包括以下步骤：

(1)将TPG_MOD使能控制端置为高电平，Init使能控制端置为低电平时， 多路选择器选通与门逻辑电路的输出端，可重构Johnson计数器输出设置为全 零状态，即J＝[00...0]；

(2)线性反馈移位寄存器运行一个时钟频率为f₁的CLK1时钟周期，生成 序列Q＝[Q₁Q₂...Q_m]，进而线性移相器输出序列S＝[S₁S₂...S_mS_m+1...S_N]，其中m 为自然数；

(3)将TPG_MOD使能控制端设置为低电平，可重构Johnson计数器运 行一个时钟频率为f₂的CLK2时钟周期，生成一个Johnson序列J＝[J₁J₂...J_l]；

(4)将TPG_MOD使能控制端设置为高电平，Init使能控制端设置为高 电平，可重构Johnson计数器构成环形移位寄存器方式，对应CLK2时钟周期 依次运行2l周期，产生2l个Johnson序列J＝[J₁J₂...J_l]，对应2l个Johnson序 列J＝[J₁J₂...J_l]，异或门网络相应地输出2l个测试序列X＝[X₁X₂...X_lX_l+1...X_N]；

(5)重复步骤3和步骤4，直至故障覆盖率或测试长度满足要求。