[发明专利]一种集成电路的测试图形生成器及其测试方法

说明书

技术领域

本发明涉及集成电路测试领域，特别涉及一种集成电路的低功耗测试图 形生成器(Reconfigurable Johnson-Linear Feedback Shift Register TPG，简称 RJ-LFSR型TPG)及其测试方法。该集成电路的低功耗测试图形生成器基于可 重构Johnson计数器(Reconfigurable Johnson Counter)。

背景技术

集成电路的内建自测试(Built-in-Self Test，简称BIST)结构中的测 试图形生成器(Test Pattern Generator，简称TPG)一般采用线性反馈移 位寄存器(Linear Feedback Shift Register，简称LFSR)实现。目前BIST 结构和扫描设计相结合的测试方法可以降低测试复杂度以及测试费用。然而 这一测试方法会导致被测电路内部节点跳变增加，从而增加测试功耗。平均 功耗或者峰值功耗的增加会导致电路良品率及电路寿命的下降，同时也会在 电路中形成热点(hot-spot)，并且增加电路性能验证的难度。为了降低功耗， 人们进行了广泛的研究并提出了一系列的解决方案。这些方案主要可以分为 减少测试数据量和降低被测电路测试模式下的功耗，后者包括通过改进TPG 及其测试时序设计、一级门控、静态压缩等技术来实现。

单跳变(Single Input Change，简称SIC)序列在降低测试功耗方面有着 很好的应用前景。SIC序列能将输入跳变降低到最小，进而降低内部电路跳变 活动，现有方法的缺点在于SIC序列生成器会导致硬件开销和延时的增加。

发明内容

本发明的一个目的在于提供一种集成电路的低功耗测试图形生成器，基 于可重构Johnson计数器的线性反馈移位寄存器，同时能够在不增加硬件开销 的情况下降低集成电路的测试功耗。

本发明的另一个目的在于提供上述集成电路的低功耗测试图形生成器的 测试方法。

技术方案1：一种集成电路的低功耗测试图形生成器，包括线性反馈移位 寄存器，线性移相器，Johnson计数器，异或门网络；所述线性反馈移位寄存 器的时钟频率为f₁，生成序列Q＝[Q₁Q₂...Q_m]，其中m为自然数；所述线性移相 器的输出序列S＝[S₁S₂...S_mS_m+1...S_N]，其是将线性反馈移位寄存器生成的序列 扩展为N位而成，其中N为自然数，且N＞m  所述Johnson计数器的时钟频 率为f₂，其生成序列J＝[J₁J₂...J_l]，其中l为自然数；N＞l；所述异或门网络 输出测试序列X＝[X₁X₂...X_mX_m+1...X_N]，其中[X₁X₂...X_lX_l+1...X_N]为被测集成电 路的组合逻辑电路部分的测试序列，[X₁X₂...X_l]为被测集成电路的扫描链输入 序列；所述线性反馈移位寄存器、线性移相器、Johnson计数器以及异或门网 络满足以下逻辑关系：

(a)S＝VQ  其中V为根据线性反馈移位寄存器的本原多项式确定的 变换矩阵；