[发明专利]一种基于FPGA实时可配置的数字相关器

权利要求书

1.一种基于FPGA实时可配置的数字相关器，包括高速ADC、数据格式转换电路、数字信号处理器、数字相关电路；其特征在于，所述高速ADC的输出端与数据格式转换电路的输入端相连，数据格式转换电路的输出端与数字相关电路的输入端RXD相连，数字信号处理器的使能信号输出端与数字相关电路的使能信号输入端相连，数字信号处理器的地址总线与数字相关电路的地址总线相连，数字信号处理器的数据总线与数字相关电路的数据总线相连，数字相关电路的输出端与外部电路相连接；

所述的高速ADC接收经鉴频解调后的模拟信号，将模拟信号转变为数字信号，并把转换后的数字信号送到数据格式转换电路；所述的数据格式转换电路包括判决单元和数据缓存单元，先运用判决单元将ADC量化后的多位数据转换成一位数据，再经过数据缓存单元把数据速率降为基带信号的速率，并送入数字相关电路；所述的数字信号处理器通过总线给数字相关电路传送相关码；所述数字相关电路利用FPGA实现，把数字信号处理器送来的相关码和从数据格式转换电路得到的数据进行相关运算，输出相关峰，再通过相关峰来修正跳信号，实现跳频初同步。

2.根据权利要求1所述的基于FPGA实时可配置的数字相关器，其特征在于：所述的FPGA为Spartan3系列的xc3s1000型FPGA。

3.根据权利要求1所述的基于FPGA实时可配置的数字相关器，其特征在于：所述的数字相关电路和数据格式转换电路运用同一块FPGA来实现。

4.根据权利要求1所述的基于FPGA实时可配置的数字相关器，其特征在于：所述的数字相关电路由接收数据模块、相关处理模块和跳信号生成电路组成；所述的接收数据模块按功能由接收选通电路、接收相关码单元、采样时钟电路和采样RXD单元组成；接收选通电路根据对数字信号处理器控制信号的判断来产生接收相关码选通信号；接收相关码单元为存储相关码的RAM，兼容8位和16位数据总线；采样时钟电路根据对FPGA的配置来生成不同速率的采样时钟，实现对RXD信号不同倍数的采样；采样RXD单元由n个移位寄存器组成，n等于采样倍数，移位寄存器的位数等于相关码的宽度；

所述的相关处理模块按功能由比较器、计数电路、门限判决单元和相关计数器组成；所述比较器根据每采样一次RXD信号，对相关码与接收到的RXD信号进行同或运算；计数电路计算同或结果中‘1’的个数；门限判决单元对计数结果与正负门限值进行比较，判断是否相关，正负门限值可通过对FPGA进行配置来获得；相关计数器统计每位RXD信号相关的次数，超过相关阈值便输出相关峰，相关阈值可通过对FPGA的配置设置为不同的值。

5.根据权利要求1所述的基于FPGA实时可配置的数字相关器，其特征在于：所述的高速ADC是指采样速率在60Msps以上的ADC，通过欠采样的方式对接收数据的进行采集。