[发明专利]一种基于FPGA实时可配置的数字相关器

说明书

技术领域

本发明涉及一种跳频同步技术，特别是涉及一种基于现场可编程门阵列(FPGA)实时可配置的数字相关器。

背景技术

跳频通信系统具有抗干扰、抗多径衰落和保密性强的特点。跳频技术是由于电子对抗的需要被首先应用于军事通信系统，如英国的Racal公司的Jaguar-H跳频电台，美国的联合战术信息分发系统(JTIDS)等。由于跳频技术在军事通信方面取得了巨大的成功，近年来在民用通信上也得到了越来越广泛地应用，例如在数字蜂窝移动通信系统中，其中蓝牙技术是其在民用领域的一个典型应用。

目前的跳频通信都是射频跳频，即跳频信号的载波在一组伪随机序列码的控制下不断地跳变，因此，跳频同步在跳频通信系统中占有非常重要的地位，是整个系统得以正确通信的基础。实现跳频同步的方法主要有以下四种：1)利用一个专门信道来传递同步信息的独立信道法；2)基于网络中的一个公共时钟来实现同步的参考时钟法；3)把同步信息隐含在发送的信息序列中的自同步法；4)通信前发送一个同步字头来实现同步的同步字头法。其中，同步字头法具有同步搜索快、可靠性强和容易实现的特点，被运用得最多。同步字头法是通过收信机的数字相关器对同步字头的捕获来实现的，这一过程称为初同步(即捕获)，它是精同步(即跟踪)过程的前提，也是跳频通信同步的关键点。因此，设计出高性能的数字相关器是非常必要的。

上世纪八十年代末FPGA出现后，FPGA以其高速、可靠、低功耗和强大的功能迅速成为了当今数字硬件电路设计的首选。已有的数字相关器都是基于FPGA技术，具有很好的灵活性和通用性。参见图2，现有基于FPGA技术的数字相关器(赵明忠，电子工程师，2002，28(5)：35-36)包括：两个移位寄存器；一个比较器；一个运算处理单元；一个判决单元。该数字相关器可以捕捉到同步字头并输出相关峰，但它对接收数据是每比特采样一次，数字相关器能否正确接收到数据完全依赖于采样点的好坏，容易出现漏相关和误相关现象，可靠性不强。此外该相关器还存在实时性不强和同步定位不够精确的问题。在当前的电子对抗和民用产品中，为了获得更高的抗干扰能力和保密性能，跳频速率越来越快，对跳频同步的实时性和精度也提出了更高的要求，因此迫切需要一种精度高、可靠性和实时性强的数字相关器。

发明内容

本发明的目的在于克服数字相关器现有技术的缺点，提供一种可靠性和实时性强、精度高、可重新配置的数字相关器。

通过对FPGA的重新配置，该数字相关器可通用于各种跳频通信系统。还增设跳信号(即每跳起始位置的指示信号)生成电路，通过相关峰对跳信号的修正，该数字相关器能够帮助收信机直接实现初同步。

本发明的目的通过如下技术方案实现：

一种基于FPGA实时可配置的数字相关器，包括高速ADC、数据格式转换电路、数字信号处理器、数字相关电路；所述高速ADC的输出端与数据格式转换电路的输入端相连，数据格式转换电路的输出端与数字相关电路的输入端RXD相连，DSP的使能信号输出端与数字相关电路的使能信号输入端相连，DSP的地址总线与数字相关电路的地址总线相连，DSP的数据总线与数字相关电路的数据总线相连，数字相关电路的输出端与外部电路相连接；所述的高速ADC接收经鉴频解调后的模拟信号，将模拟信号转变为数字信号，并把转换后的数字信号送到数据格式转换电路；所述的数据格式转换电路包括判决单元和数据缓存单元，先运用判决单元将ADC量化后的多位数据转换成一位数据，再经过数据缓存单元把数据速率降为基带信号的速率，并送入数字相关电路；所述的DSP通过总线给数字相关电路传送相关码；所述数字相关电路利用FPGA实现，把DSP送来的相关码和从数据格式转换电路得到的数据进行相关运算，输出相关峰，再通过相关峰来修正跳信号，实现跳频初同步。

为进一步实现本发明目的，所述的FPGA优选为Spartan3系列的xc3s1000型FPGA。

所述的数字相关电路和数据格式转换电路运优选用同一块FPGA来实现。

所述的数字相关电路由接收数据模块、相关处理模块和跳信号生成电路组成；所述的接收数据模块按功能由接收选通电路、接收相关码单元、采样时钟电路和采样RXD单元组成；接收选通电路根据对DSP控制信号的判断来产生接收相关码选通信号；接收相关码单元为存储相关码的RAM，兼容8位和16位数据总线；采样时钟电路根据对FPGA的配置来生成不同速率的采样时钟，实现对RXD信号不同倍数的采样；采样RXD单元由n个移位寄存器组成，n等于采样倍数，移位寄存器的位数等于相关码的宽度；