[发明专利]用于单粒子瞬变(SET)加固的差分压控振荡器(VCO)电路结构

说明书

技术领域

本发明主要涉及到单粒子瞬变(SET)加固锁相环电路中的压控振荡器(VCO)设计领域，特指一种用于单粒子瞬变(SET)加固的差分压控振荡器(VCO)电路结构。

背景技术

压控振荡器(Voltage-controlled-Oscillator，VCO)主要用于时钟产生、倍频和频率综合等电路。在辐射环境中，例如卫星运行的轨道空间，带有压控振荡器(VCO)电路模块的电子设备极易受单粒子效应的影响。单粒子瞬变，是一种由高能粒子轰击电路的敏感结点引发的效应，由于轰击后粒子能量沉积导致碰撞电离，电离出的电子-空穴对在晶体管电场和浓度梯度的作用下被传输和收集，使得输出电压或电流产生暂时性波动，从而导致PLL产生错误的时钟信号。

对于常规对称负载延迟单元(如图1所示)，当高能粒子轰击差分延迟单元的PMOS管M5、M6、M3或M4的漏极时，高能粒子会在其整个穿越径迹上使MOS管的漏极发生碰撞电离从而产生电子-空穴对，电子-空穴对在PMOS管中的电场和浓度梯度的作用下被传输和收集，导致压控振荡器(VCO)的差分输出节点OUT+或OUT-的电压瞬时急剧上升，使压控振荡器(VCO)输出时钟超前于参考时钟，从而产生相位差；反之，当高能单粒子轰击差分延迟单元的中NMOS管M1或M2的漏极时，高能粒子同样会使MOS管的漏极发生碰撞电离同时产生电子-空穴对，电子-空穴对在NMOS管中的电场和浓梯度的作用下被传输和收集，造成压控振荡器(VCO)的差分输出节点OUT+或OUT-的电压瞬时迅速下降，导致压控振荡器(VCO)输出时钟滞后于PFD的参考时钟，同样也会产生相位差。

发明内容

本发明要解决的问题在于：针对现有技术存在的技术问题，本发明提供一种结构简单、工作频率高和线性度好的用于单粒子瞬变(SET)加固的差分压控振荡器(VCO)结构。

为了提高压控振荡器(VCO)的抗单粒子瞬变(SET)能力，本发明提出了一种单粒子瞬变(SET)加固压控振荡器(VCO)结构(如图4所示)，其由N

个差分延迟单元级联组成。该结构通过把每个延迟单元的电流源管M7的漏极Vp短接在一起。首先，增大了Vp结点的电容，使Vp的电压不易波动，电压和电流都更为稳定；其次，压控振荡器(VCO)中单粒子瞬变(SET)导致的电流改变为N个延迟单元分担，可明显降低每个压控振荡器VCO中的SET响应；第三，由于多个电流源短接到一起而提高了恢复电流，减小了恢复时间。此外，为保证压控振荡器(VCO)的差分输出特性，将对称负载结构中二极管连接的PMOS管M5和M6以交叉耦合的方式连接起来(如图3所示)。

抗单粒子瞬变(SET)能力是指电子设备对辐射效应具有免疫力，在辐射环境中不会改变电气特性的能力。如果一个电子设备被高能量粒子轰击时，其功能特性没有被改变，则可以说该电子设备具有抗SET能力。因此，本发明提出的差分压控振荡器(VCO)结构比对称负载压控振荡器(VCO)结构具有更好的抗单粒子瞬变(SET)能力。

为实现上述技术问题，本发明提出的解决方案为：一种用于辐射加固压控振荡器的差分压控振荡器(VCO)结构，其环路特征在于：第一个差分延迟单元的差分输入IN+和IN-分别接第N个差分延迟单元的差分输出OUT-和OUT+，第二个至第N个差分延迟单元的差分输入IN+和IN-分别接前一个差分延迟单元的差分输出OUT+和OUT-，每个差分延迟单元的控制电压都接接控制电压Vcont端口，并且把每个延迟单元的电流源管M7的漏极Vp短接在一起，从而组成环形差分压控振荡器(VCO)结构。其差分延迟单元特征在于：它包括第一NMOS管M1、第二NMOS管M2、第三NMOS管M7、第一PMOS管M3、第二PMOS管M4、第三PMOS管M5、第四PMOS管M6，其中第一NMOS管M1和第二NMOS管M2组成差分对管，其栅极分别接差分输入IN+和IN-，漏极分别接差分输出节点OUT-和OUT+，第三个NMOS管M7为尾电流源，其栅极接Vb，主要是保证电流源电流在M1和M2之间周期性的分配。用于控制差分延迟的第一PMOS管M3和第二PMOS管M4接在差分输出节点OUT-、OUT+和电源电压VDD之间，栅极都接控制电压，交叉耦合的第三PMOS管M5和第四PMOS管M6漏极分别接差分输出OUT-和OUT+，栅极分别接差分输出OUT+和OUT-，第一PMOS管M3和第三PMOS管M5并联组成延迟单元的复合负载，第二PMOS管M4和第四PMOS管M6并联组成复合负载。

与现有技术相比，本发明的优点在于：