[发明专利]存储器

说明书

技术领域

本发明涉及一种半导体器件，尤其涉及一种存储器。

背景技术

存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(闪存)和FRAM(铁电存储器)等。

用户使用存储器时，除要求存储器具备高存储能力，低功耗外，还要求具有高可靠性，而存储器的数据保持能力是一个关键的可靠性参数。

目前存储器技术正向提高集成度以及缩小元件尺寸的方向发展。为了提高集成能力，缩小单元面积，在同样面积的芯片内制造更多的存储单元，存储器件的尺寸需要持续地随着技术发展进行微缩，每个存储信息单元所存储的电荷数量也随存储信息单元体积的减小而减少，在整个数据保持周期(一般至少10年)内允许丢失的电荷数量也随之减少。因而器件的微缩对数据保持能力提出了更高的要求。

比如闪存器件这类存储器中是通过浮栅中存储电荷来存储信息的。尽管浮栅与器件其它导电部分之间都由绝缘介质层隔离，但是由于量子隧穿效应，浮栅中的电荷总是具有一定的概率隧穿通过绝缘介质层。此隧穿概率随绝缘介质层的厚度增加近似呈指数下降。因此，为了保证存储器件的数据保持能力，浮栅周围的绝缘介质层(特别是浮栅与沟道之间的浮栅介质层，因为一般此栅介质层是浮栅周围最薄的介质层)必须保证一定的物理厚度。

这个问题导致浮栅的栅介质层厚度无法按比例进行缩小。而较厚的浮栅介质层厚度会导致浮栅对沟道较弱的控制能力，影响闪存单元的性能。

发明内容

本发明要解决的技术问题是：提供一种存储器，在减小器件尺寸的同时，提高数据保持能力。

为解决上述技术问题，本发明提供的一种存储器，包括：

半导体基底；

在半导体基底其内设有掺杂形成的源区和漏区以及在所述源区和漏区之间的沟道区；

位于半导体基底上的第一绝缘层；

位于所述第一绝缘层上，且由多晶硅制成的电荷存储层，

所述电荷存储层内设有Si_1-xGe_x导电层。

进一步的，在所述电荷存储层上设有第二绝缘层。

进一步的，所述第二绝缘层为硅的氧化物、硅的氮化物、硅的氮氧化物、其它高介电常数介质层或其中的任意组合。

进一步的，所述第二绝缘层上设有多晶硅或其它导电材料制成的控制栅。

进一步的，在所述电荷存储层侧面设有多晶硅或其它导电材料制成的控制栅。

进一步的，所述电荷存储层与所述控制栅之间通过第二绝缘层进行隔离。

进一步的，所述Si_1-xGe_x导电层中x值的范围为0～1。

进一步的，所述电荷存储层为n型电荷存储层或p型电荷存储层。

进一步的，所述沟道区为n型沟道区或p型沟道区。

本发明还提供另一种存储器，包括：

半导体基底；

在半导体基底其内设有掺杂形成的源区和漏区以及在所述源区和漏区之间的沟道区；

位于半导体基底上的第一绝缘层；

位于所述第一绝缘层上，且由多晶硅制成的电荷存储层；

所述电荷存储层上设有Si_1-xGe_x导电层。

进一步的，所述Si_1-xGe_x导电层上设有第二绝缘层。

进一步的，所述第二绝缘层上设有多晶硅或其它导电材料制成的控制栅。

进一步的，所述第二绝缘层为硅的氧化物、硅的氮化物、硅的氮氧化物、其它高介电常数介质层或其中的任意组合。

进一步的，在所述电荷存储层与Si_1-xGe_x导电层侧面设有多晶硅或其它导电材料制成的控制栅。

进一步的，所述电荷存储层及Si_1-xGe_x导电层与所述控制栅之间通过第二绝缘层进行隔离。

进一步的，所述Si_1-xGe_x导电层中x值的范围为0～1。

进一步的，所述电荷存储层为n型电荷存储层或p型电荷存储层。

进一步的，所述沟道区为n型沟道区或p型沟道区。