[发明专利]一种共用基底集成电路测试方法、装置和系统

说明书

技术领域

本发明属于集成电路领域，具体为一种集成电路测试方法、装置和系统。

背景技术

典型的半导体制作过程是在一个薄而均匀的半导体材料晶圆(wafer)上制作多个相同的矩形晶粒(die)。晶粒间被宽度为60～80微米的切割道(scribe line)所隔离。切割道上经常放置掩膜(mask)对准符(alignment mark)和生产过程中监测质量的晶圆接受测试(wafer acceptance test，WAT)的测试元件。

在制作过程中，光刻机一次曝光一个区域，称作光刻区域(stepper field)，每个光刻区域包含一个或多个晶粒。当所有的制作工序完成后，晶圆上的每个晶粒都要通过功能测试。晶圆测试台(wafer prober)使用针测卡(probe card)接触所要被测晶粒的焊垫(pad)，把测试程序生成的测试激励传递到被测晶粒中，被测晶粒响应输入产生相应输出，经针测卡传递到测试台(tester)中与预期结果进行比较，若两者相等/匹配，则认为被测晶粒功能正确。一次测试一个晶粒。

当一个被测晶粒通过所有的测试程序后，其位置将被记录下来，为后续的封装做准备。没有通过测试的被测晶粒将使用墨水进行标记或把位置信息存入一个叫做晶圆地图(wafermap)的文件。当所有的测试完成后，将沿着切割道切割晶圆，被分离的功能正确的晶粒将被封装，失效的晶粒将被丢弃。封装后的芯片将进行封装后测试，功能正确的芯片将被交付给客户。

图1为一般晶圆测试(wafer test)示意图，待测晶圆(101)放在晶圆测试台(102)上，测试器(103)把测试向量产生器(104)所产生的测试激励通过输入电缆(105)传递给测试头(106)上的针测卡(107)，针测卡(107)把数据输入到待测晶粒(108)中，并从待测晶粒(108)中读出运行结果，通过测试头(106)和输出电缆(111)传递给测试器(103)，测试器(103)把该结果送入比较器(109)中，与预期结果(110)进行比较来判定该待测晶粒(107)是否失效。

随着集成电路生产工艺的发展，晶圆的尺寸已经从1英寸增长到12英寸，使得晶粒生产的并行度不断的提高，每个晶圆上能容纳近万个晶粒。但是由于测试台通道(channel)数的限制，使得晶圆测试仍是串行进行，逐一测试每个晶粒，晶圆测试时间和晶圆上晶粒的数目成正比，测试时间变得极长，测试成本变得很高。在测试台上，仅探针(probe)在测试完一个晶粒后移动到另一个晶粒的时间就为100ms～250ms，这段时间无法用于测试，被白白浪费。这进一步增加了测试时间，提高了测试成本。目前，在集成电路生产中，测试、封装成本已约占整个生产成本的25％～30％，甚至已经达到50％。

此外由于测试台到晶粒的连线延迟限制了测试频率，测试只能在较低频率下进行。

为解决该问题，一种方法是使用多探针(Multi-site)实现并行测试。但是该方法受到测试台的通道数的限制；每个测试台的通道数在128～1024之间，而一个晶粒的焊垫已成百上千，使得测试的并行度上升空间不大，一般在二到四路，且通道价格昂贵，增加通道将大幅增加测试台的价格，提高了测试成本。

还有一种方法就是实现晶圆上芯片自测试，以下三个专利涉及该方法，但与本专利不同。

专利号为200510008164.X的中国专利“可实施老化与电性测试的晶圆及其实施方法”提出一种可以在晶圆上同时进行老化和电性测试的方法。该方法在晶圆上设置了老化图案生成电路(aging pattern generation circuit)，该电路可以产生无功能意义、不断反转的激励送到晶粒中同时进行老化和电性测试，它不需要向测试台输出测试结果。

专利号为200410046002.0的中国专利“具有测试电路之半导体晶圆及制造方法”提出一种可以在晶圆上精确测量芯片电压的方法。该方法在切割道上设置了测试电路，使输出阻抗远小于探针的阻抗，且其输入阻抗远大于晶粒的输出阻抗，便于探针可以精确的测出晶粒各电极垫的参考电压。