[发明专利]记忆体制造方法

说明书

技术领域

本发明涉及半导体制造方法领域，具体地说，涉及一种存储器制造方法。

背景技术

存储器用于存储大量数字信息，据近期调查显示，在世界范围内，存储器 芯片交易量约占半导体芯片交易量的30％。多年来，工艺技术的进步和市场需 求的增加催生出很多高密度的各类存储器芯片，如随机存储器(RAM)、动态随 机存储器(DRAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM)、 闪存(FLASH)和铁电存储器(FRAM)等。

目前存储器技术正向提高集成度以及缩小元件尺寸的方向发展。用户使用 存储器时，除要求存储器具备高存储能力，低功耗及高可靠性外，对存储器的 数据存储时间也提出了高要求，例如要求数据存储时间为10年以上。

存储器的数据存储时间通常采用数据保持能力测试(data retation testing)方 案测量，该方案通常为：

首先将存储器在温度为250℃的环境里烘烤24小时，然后测试存储器内存 储单元的阈值电压(Vt)值，如果Vt小于预定值，意味着该存储器的数据保持 能力比较低，其数据存储时间也就较短。

现有存储器制造方法包括步骤：

第一步：参阅图1A，在半导体基体1内形成共源区3和共漏区2，然后在 半导体基体1上表面形成底介电层4，再在底介电层4上表面的预定区域依次形 成浮栅5、绝缘层6以及控制栅7构成栅结构，所述栅结构覆盖的基体1内的区 域位于共源区3及共漏区2之间；

第二步：参阅图1B，在底介电层4上表面栅结构未覆盖的区域，以及所述 栅结构的上表面和侧面，沉积氮化物8；

第三步：参阅图1C，去除底介电层4上表面栅结构未覆盖的区域上的氮化 物8。

第四步：参阅图1D，采用离子注入工艺，在暴露出的底介电层4上注入钴 (Co)离子并进行，然后进行化学反应，使得在所述在注入Co离子区域的底介 电层4上含有二硅化钴10(CoSi2)。由于二硅化钴10是低阻相物质，其电阻比较 低，因此在含有二硅化钴10的漏极表面连接漏极线，使得漏极线与漏极表面形 成的连线阻抗将大大减小，从而可使得电路通过漏极线对上述制造的存储单元 读取数据的速度得到极大改善。

在对上述制造工艺制成的存储器的浮栅5进行数据保持能力测试时，不良 率为6％以上，上述存储器制造流程的缺陷在于：在第三步制造过程中，当去除 底介电层4中覆盖共漏区2的区域上表面的氮化物8时，底介电层4中覆盖共 源区3的区域上表面的氮化物8也会被去除，导致后续注入Co离子时，在共源 区3位置的底介电层4中也会有Co离子注入，后续的化学反应步骤使得使得在 共源区3位置的底介质层4也含有二硅化钴10。

于是在针对浮栅5进行数据保持能力测试过程中，存储器经过24小时烘烤 后，测试人员发现存储在浮栅5内的电荷将逃逸至在共源区3上含有二硅化钴 10的底介质层4中，进而导致测试出的存储器数据保持能力较差，即存储器的 数据存储时间降低。

发明内容

本发明要解决的技术问题是提供一种存储器制造方法，以提高数据保持能 力。

为解决上述技术问题，本发明提供的的存储器制造方法，包括如下步骤：

在半导体基体上形成共源区和共漏区、底介电层、并在所述底介电层上依 次堆叠形成浮栅、绝缘层以及控制栅；

在所述浮栅、绝缘层以及控制栅堆叠形成的栅结构上表面以及侧面沉淀氮 化物；

在所述氮化物表面上沉淀氧化物，以填满所述栅结构在共源区上方形成的 间隙，其中，所述栅结构在共源区上方形成的间隙小于其在共漏区上方形成的 间隙；

去除部分氧化物，同时，在共源区上方的间隙还存留部分氧化物；

去除在所述共漏区上方的氮化物。

进一步的，在所述共漏区上的底介电层中注入钴离子；

将注入的钴离子反应形成钴化物；

在形成钴化物的底介电层上形成金属连线。

进一步的，所述氮化物为氮化硅。

进一步的，所述钴化物为二硅化钴。

进一步的，所述绝缘层为包含氧化物-氮化物-氧化物或包含氧化物-氮 化物的介质结构。

进一步的，所述绝缘层为氧化物与氮化物的组合物、氧化物或氮化物。

进一步的，所述浮栅以及控制栅为多晶硅。