[发明专利]一种UMOS及其制造方法

说明书

技术领域

本发明涉及半导体器件的制造领域，尤其涉及一种UMOS及其制造方法。

背景技术

功率金属-氧化物-半导体场效应管(Power MOSFET)结构由于功能上的特殊性，在非常广阔的领域有着广泛的应用，例如，磁盘驱动，汽车电子以及功率器件等等方面。以功率器件为例，应用于功率器件的超大规模集成电路器件，其输出整流器要求能够在输入20V电压而输出大约3.3V电压和输入10V电压而输出大约1.5V电压；并且要求所述功率器件能够具有10V至50V范围的衰竭电压。对于现有的一些器件无法满足所述需求，例如肖特基二极管(Schottky diodes)的衰竭电压范围大约在0.5V。

一种新型的器件结构，U-沟槽金属-氧化物-半导体场效应管(“U”-groove-metal-oxide-silicon transistors，UMOS)被提出来解决上述这个问题。在例如在美国专利公开号为US20080079065A1中还能发现更多关于UMOS制造的相关信息。

UMOS是一种栅极或者漏极形成为“U”沟槽结构的场效应管，UMOS不但提供了上述器件的解决方案，并且采用UMOS的器件能够比通常应用NMOS的器件节约大约40％的空间，参照图1，图1为公知的UMOS的结构图，具体包括，半导体衬底100，位于半导体衬底100内的掩埋漏极区，位于半导体衬底100上的外延层101，位于外延层101内的源极区120，位于外延层101内的栅极区130。然而，公知的UMOS结构采用了掩埋漏极区和外延层技术，提高了器件的制备成本。

发明内容

本发明解决的问题是提供一种UMOS及其制造方法，能够降低UMOS的制备成本。

为解决上述问题，本发明首先提供一种UMOS的制造方法，提供半导体衬底；在所述半导体衬底内形成位于基底层的掺杂层；在所述掺杂层形成栅极区；所述栅极区包括U形栅氧和栅电极；在所述掺杂层形成位于栅极区两侧的隔离阱；在所述隔离阱形成源极区；在所述掺杂层形成暴露出基底层的开口；在所述开口内形成隔离侧墙；在所述基底层形成对应所述开口的漏极区；在所述开口内填充导电物质，形成导电插塞。

本发明还提供一种UMOS的结构，包括，包含掺杂层和基底层的半导体衬底；位于掺杂层的栅极区，所述栅极区包括U形栅氧和栅电极；位于栅极区两侧的隔离阱；位于隔离阱内并位于栅极区两侧的源极区；位于基底层的漏极区，所述漏极区位于栅极区两侧；位于漏极区上并贯穿掺杂层的导电插塞，所述导电插塞包括隔离侧墙和导电电极。

与现有技术相比，本发明具有以下优点：采用了常规的半导体制备工艺如刻蚀，离子注入、沉积等工艺实现了UMOS制备，克服了现有技术的缺点，具体的说，现有的UMOS采用了掩埋漏极区和外延层技术，提高了器件的制备成本。通过采用常规的半导体制备工艺如刻蚀，离子注入、沉积等工艺，不需要采用造价高昂的掩埋漏极区和外延层技术，降低了制造成本。

附图说明

图1是现有的UMOS的示意图；

图2是本发明UMOS制造方法的实施方式的流程图；

图3至图22是本发明UMOS制造方法的实施例的示意图。

具体实施方式

参照图2，本发明首先提供一种UMOS的制造方法，包括如下步骤：

步骤S1，提供半导体衬底；

步骤S2，在所述半导体衬底内形成位于基底层的掺杂层；

步骤S3，在所述掺杂层形成栅极区；所述栅极区包括U形栅氧和栅电极；

步骤S4，在所述掺杂层形成位于栅极区两侧的隔离阱；

步骤S5，在所述隔离阱形成源极区；

步骤S6，在所述掺杂层形成暴露出基底层的开口；

步骤S7，在所述开口内形成隔离侧墙；

步骤S8，在所述基底层形成对应所述开口的漏极区；

步骤S9，在所述开口内填充导电物质，形成导电插塞。

以下通过结合附图详细的描述形成UMOS的具体实施例，上述的目的和本发明的优点将更加清楚：

首先如图3所示，，提供半导体衬底300，所述半导体衬底300可以为硅基半导体或者为绝缘体上硅(SOI)衬底，本实施例中以硅衬底为例加以示例性说明。