[发明专利]在自对准硅化物过程中防止侧壁阻挡层下方缝隙的方法

说明书

技术领域

本发明涉及半导体器件制造技术，特别涉及一种在自对准硅化物过程中 防止阻挡层下方缝隙的方法。

背景技术

在集成电路的制造过程中，需要对器件进行金属化，金属化是器件制造 过程中在绝缘介质薄膜上沉积金属薄膜及随后刻印图形以便形成互连金属 线和器件的孔填充塞过程。比如，在器件的有源区(AA，Active Region) 上沉积金属互连层。

随着集成电路的性能优化，器件的特征尺寸进一步减小，在AA和金属 互连层之间电接触的横截面是很小的，这个小的电接触面会导致接触电阻的 增加。为了减小器件的AA和金属互连层之间的接触电阻，可以在AA和金 属互连层之间沉积一层硅化物作为接触层，如沉积钴，和AA层的硅起反应， 形成钴化硅。为了可以得到硅化物，就需要AA表面外露出硅。但是，在实 际的器件制程中，AA的有一些区域并不需要外接金属线，不需要外露出硅， 所以也就不需要生成硅化物。这时，就需要采用自对准硅化物过程生成阻挡 层来使表面具有阻挡层的AA无法沉积得到硅化物。

结合图1a～1e所示的现有技术器件采用自对准硅化物方式制造栅极的 侧壁阻挡层的剖面示意图，采用图2所示的现有技术器件采用自对准硅化物 方式制造栅极的侧壁阻挡层的方法流程图，对这个过程进行详细说明。

图2所示的方法具体步骤为：

步骤201、如图1a所示的结构，进行器件制程，包括器件衬底10、栅 极11及垫氧化膜20；

在本步骤中，器件衬底10中已经制造了器件的源极和漏极，也就是AA；

在本步骤中，垫氧化膜20的沉积厚度为155埃，栅极11中的栅氧化层 厚度为175埃；

在图1a所示的结构中，只示出了器件中的高压MOS部分，器件中还具 有低压MOS部分，相对应的在器件的同一平面内就存在厚度为155埃的垫 氧化膜20和厚度为20埃的垫氧化膜；

步骤202、在图1a所示的结构上依次采用TEOS方法生成氧化层30和 低压化学气象沉积的方法沉积得到氮化层40，得到图1b所示的结构，也就 是采用氧化层30和氮化层40来制成栅极11的侧壁阻挡层；

在本步骤中，氧化层30和氮化层40作为栅极11的侧壁阻挡层的厚度 为580埃；

步骤203、对图1b所示的结构进行刻蚀，刻蚀掉栅极11和衬底10上 表面沉积的氧化层30和氮化层40，得到图1c所示的结构，即在栅极11的 侧壁上形成了阻挡侧壁；

在本步骤中，刻蚀可以采用干法刻蚀和湿法刻蚀相结合的方法，采用先 干法刻蚀，残留有约100埃的氧化层30，后再利用湿法刻湿将其去除，因 为该湿法刻蚀有一定的过蚀刻，所以衬底10上表面残留氧化层会有一定的 减少，即从155减小到100；

步骤204、对图1c所示的结构上采用低压化学气象沉积氧化硅层50， 得到图1d所示的结构；

在本步骤中，由于器件上衬底10其他的一些区域并不需要生成金属硅 化物层(图中未示出)，所以沉积氧化硅层50的作用就是作为这些区域的 阻挡层，而不外露器件上衬底10的硅；

在本步骤中，沉积得到的水平方向上的氧化硅层50厚度为100埃以上， 比如为350埃；

步骤205、采用干法刻蚀氧化硅层50；

在刻蚀之前，先对氧化硅层50进行图案化(图中未示出)，用于保留 器件衬底10上不需要生成硅化物层的区域的氧化硅层50，使其在后续步骤 作为阻挡层；

在采用干法刻蚀氧化层50之后，得到的水平方向的氧化硅层50、氧化 层30和垫氧化膜20厚度为200埃；

水平方向的氧化硅层50厚度小于100埃；

在本步骤中，采用干法刻蚀不允许将氧化硅层50、氧化层30和垫氧化 膜20刻蚀干净，这是因为由于器件上存在高压MOS部分和低压MOS部分 而导致垫氧化膜厚度不均，如果对高压MOS部分的氧化层刻蚀干净，则会 对器件上低压MOS部分的衬底10表面的硅离子造成伤害(干法刻蚀采用离 子轰击进行，能够对硅离子轰击造成器件衬底10的损坏)；所以在水平方 向的氧化硅层50，即高压MOS采用干法刻蚀后的厚度小于100埃；

步骤206、采用湿法刻蚀继续刻蚀氧化硅层50，得到图1e所示的结构；