[发明专利]顶层金属介质层沟槽蚀刻工艺中去除抗反射涂层的方法

说明书

技术领域

本发明涉及半导体产品制造领域，且特别涉及一种顶层金属介质层沟槽蚀刻工艺中去除抗反射涂层的方法以及利用该技术制造顶层金属介质层沟槽的方法。

背景技术

近年来，随着半导体集成电路制造技术的发展，芯片中所含器件的数量不断增加，器件的尺寸也因集成度的提升而不断地缩小，生产线上使用的线路宽度己进入了次微米的细小范围。然而，无论器件尺寸如何缩小化，在芯片中各个器件之间仍必须有适当地绝缘或隔离，方可得到良好的器件性能。该技术一般称为器件隔离技术(device isolation technology)，其主要目的是在各器件之间形成隔离物，并且在确保良好隔离效果的情况下，尽量缩小隔离物的区域，以空出更多的芯片面积来容纳更多的器件。用于在半导体基片上形成将各导电材料彼此电绝缘开的结构的一种方法是光刻法。光刻技术包括涂覆、曝光和显影的步骤。用正性或负性光阻涂覆晶片，在随后的工艺中，随即用限定了待保留或待除去图案的掩膜覆盖。再将掩膜合适定位后，以单色辐射光束定向穿过掩膜，从而使曝光的光阻材料更易或更难溶于选定的漂洗溶液中，所述单色辐射光束例如紫外(UV)光或深紫外(DUV)光(250nm)。然后将可溶解的光阻材料除去，或“显影”，从而留下与掩膜相同的图案。当前，有四种用于光刻产业的辐射显影波长，436nm、365nm、248nm和193nm，近来人们的努力聚焦于157nm光刻工艺上。理论上，随着波长减少，在半导体芯片上可产生出更小的特征尺寸。但是，由于半导体基片的反射性与光刻波长成反比，因而干扰和不均匀曝光的光阻限制了半导体器件特征尺寸的一致性。

例如在曝光于DUV辐射时，光阻的透射性再加上基片对DUV波长的高反射性导致DUV辐射被反射回光阻中，从而在光阻中产生驻波。驻波在光阻中引发进一步的光化学反应，从而引起光阻的不均匀曝光，包括未打算暴露于辐射的掩膜部分的曝光，这导致线宽、间距和其他特征尺寸的变化。为了解决透射和反射问题，人们开发出了底部抗反射涂层(BARC)，在使用光阻之前将该底部抗反射涂层涂覆于基片。BARC包括氮氧化硅，其是采用CVD沉积技术而沉积的，因而实现了基片的保形覆盖，同时BARC层具有良好的均匀厚度。当将光阻暴露于DUV辐射时，BARC吸收相当量的DUV辐射，从而防止了辐射线的反射以及驻波。BARC通过相消干扰减少了透射性和反射性，其中从BARC-光阻界面反射的光抵消了从BARC-基片界面反射的光。

现有技术中去除BARC的常规方法包括干蚀刻，例如采用添加剂如CF4，CHF3，C2F6，C4F8，O2，CO和Ar等离子气体蚀刻。然而这种方法存在一定的风险，容易造成器件产生不同情况的缺陷。图1～图4所示为现有技术中顶层金属介质层沟槽制造方法的各步骤示意图，以90nm工艺中的氟硅玻璃顶层金属介质层沟槽(FSG TM trench)制造流程为例，其在半导体衬底上沉积有SiN层作为阻挡层10，SiN层上形成有FSG层20，其中FSG层20中具有中间阻挡层作为蚀刻停止层30，FSG层20具有开口形成沟槽25，而FSG层20上沉积有SiON层作为钝化层40，制作FSG TM trench时首先在沟槽25以及钝化层40上涂覆BARC层50，之后进行BARC层50的回蚀刻去除钝化层40上的BARC层50并将沟槽25内部的BARC层50降低至一定高度，然后利用钝化层40上的光阻60进行曝光显影，再进行顶层金属介质层蚀刻去除未被光阻60遮蔽以及蚀刻停止层30之上的钝化层40、FSG层20以及BARC区域50，最后进行顶层金属介质层蚀刻的线性去除处理，除去沟槽25部分的BARC层50以及SiN层10从而完成整个FSG TM trench的工艺流程。然而使用现有技术进行顶层金属介质层蚀刻时，由于BARC层50的蚀刻速率与FSG层20的蚀刻速率并不相同，使得对BARC层50在沟槽25内的高度难以控制，当剩余BARC层50的高度过高时会造成栏栅缺陷(请参考图5，图5所示为现有技术中在顶层金属介质层蚀刻后产生的栏栅缺陷示意图)，而当剩余BARC层50的高度过低时容易造成刻面缺陷(请参考图7，图7所示为现有技术中在顶层金属介质层蚀刻后产生的刻面缺陷示意图)，以上两种缺陷都会在顶层金属介质层蚀刻的线性去除处理后进一步加剧，请参考图6和图8，图6所示为现有技术中栏栅缺陷在线性去除处理后的示意图，图8所示为现有技术中刻面缺陷在线性去除处理后的示意图。

发明内容