[发明专利]导电插塞的形成方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种导电插塞的形成方法。

背景技术

随着先进的集成电路器件等比例缩小的持续发展，在获得稳定一致的临界点学参数中，优良的制程控制变得越来越重要。接触电阻(Rc)在高速电路性能中起到一个很重要的作用，这是因为延迟时间是决定电路速度的重要因素，而延迟时间的影响因素之一是接触电阻。随着器件的等比例缩小，接触电阻值也呈指数级增长。

为了降低接触电阻，自对准硅化物(self-aligned silicide)工艺已经成为近期的超高速CMOS逻辑大规模集成电路的关键制造工艺之一，它给高性能逻辑器件的制造提供了诸多好处，主要因为该工艺减小了源/漏电极和栅电极的薄膜电阻，降低了接触电阻，从而缩短了与栅相关的接触电阻延迟。在申请号为200510106939.7的中国专利申请中还能发现更多关于自对准硅化物工艺的相关信息。

但是在动态随机存储器(DRAM)和CMOS图像传感器(CMOS Image Sensor，CIS)等器件中，硅化物会严重影响记忆单元的资料保存能力或者像素单元的图像感应能力，并且会造成器件的漏电流大的缺点。

发明内容

本发明提供一种导电插塞的形成方法，不但降低了导电插塞的电阻并且降低了制备过程中离子扩散导致器件失效的可能性。

为解决上述问题，本发明提供一种导电插塞的形成方法，包括：提供衬底，所述衬底上形成有MOS晶体管，所述MOS晶体管包括：位于衬底内的源极区、漏极区；所述衬底上还形成有层间介质层；刻蚀层间介质层形成暴露出衬底的接触孔，所述接触孔位置与源极区或者漏极区对应；在所述接触孔侧壁形成侧墙；沿形成有侧墙的接触孔向衬底进行离子注入，形成高掺杂区；去除侧墙；对所述高掺杂区退火；采用导电物质填充接触孔。

与现有技术相比，本发明具有以下优点：在所述接触孔侧壁形成侧墙；沿形成有侧墙的接触孔向衬底进行离子注入，形成高掺杂区，限定了离子注入区的面积，使得离子注入区在后续的高温退火步骤中面积扩大也相应减小，从而提高了离子注入区的离子浓度，降低了导电插塞的电阻，降低了扩散的离子进入MOS单元的沟道区域的可能性，而且侧墙可以为聚合物侧墙，在刻蚀设备中形成，减少了工艺步骤。

附图说明

图1是本发明的形成导电插塞的方法的流程示意图；

图2至图10是发明的形成导电插塞的结构示意图。

具体实施方式

本发明的发明人发现，在DRAM和CMOS图像传感器(CIS)等器件中，硅化物会严重影响记忆单元的资料保存能力或者像素单元的图像感应能力，并且硅化物会造成器件的漏电流大，因此在DRAM和CMOS图像传感器(CIS)等器件不能采用硅化物工艺，而是通过对源极区、漏极区进行高掺杂以减少接触电阻，具体工艺包括：形成暴露出硅衬底的接触孔；沿所述接触孔对硅衬底进行高浓度的离子注入，形成离子注入区；对离子注入区高温退火；用导电材料例如钛(Ti)、铜(Cu)、钨(W)填充所述接触孔，形成导电插塞。

同时本发明的发明人在实验中还发现，上述通过对源极区、漏极区进行高掺杂以减少接触电阻的方法中，高浓度的离子注入形成的离子注入区相对于整个单元面积较大，在高温退火步骤中，注入的离子会扩散，因此离子注入区的面积会扩大，导致离子注入区的离子浓度降低，导电插塞电阻增大；而且扩散的离子有可能进入MOS晶体管的沟道区域，导致器件失效。

经过大量研究，本发明的发明人通过在接触孔侧壁形成侧墙，可以限定离子注入区的面积，能够使得离子注入区在后续的高温退火步骤中扩散面积也相应减小，以避免现有技术的由于扩散面积较大导致离子浓度降低的缺陷；同时由于扩散面积较小，不会进入MOS晶体管的沟道区域，因此降低了MOS晶体管失效的可能性。

为此，本发明提供了一种导电插塞的形成方法，其流程如图1所示，具体包括如下步骤：

步骤S101，提供衬底，所述衬底上形成有MOS晶体管，所述MOS晶体管包括：位于衬底内的源极区、漏极区以及位于衬底上的栅极结构；所述衬底上还形成有层间介质层；

步骤S102，刻蚀层间介质层形成暴露出衬底的接触孔，所述接触孔位置与源极区或者漏极区对应；

步骤S103，在所述接触孔侧壁形成侧墙；

步骤S104，沿形成有侧墙的接触孔向衬底进行离子注入，形成高掺杂区；

步骤S105，去除侧墙；

步骤S106，对所述高掺杂区退火；

步骤S107，采用导电物质填充接触孔。

下面结合附图，对于本发明的形成导电插塞的方法进行详细说明。