[发明专利]一种静电破坏保护电路

说明书

技术领域

本发明涉及静电破坏保护电路，尤其是集成电路芯片的静电破坏保护电路，具体地，涉及在高频噪声波动环境下工作的静电破坏保护电路。

背景技术

在CMOS集成电路的可靠性设计中，一个重要的环节就是静电破坏(ESD，electrostatic discharge)保护电路的设计问题，有统计表明，集成电路失效的原因中有1/3以上是由于ESD造成的。然而ESD现象存在于集成电路的生产、封装、运输和使用整个过程中，因此一个提高集成电路可靠性的有效方法就是在芯片内部或/和外部根据不同的需要加入适当的ESD保护电路。

对于集成电路，静电放电通常用三种物理模型描述，分别是人体模型(HBM，human body model)，机器模型(MM，machine model)和充电器件模型(CDM，charged-device model)，各自代表现实世界中的不同类型静电放电。IO的ESD防护电路和POWER间的ESD防护电路(power clamp)共同构成了整个集成电路芯片的ESD防护。

在有关IO的ESD防护电路现有技术中，GGMOS(gate groundedNMOS，栅极接地的NMOS管)是一种使用最普遍的ESD保护电路，NMOS(N-channel Metal-Oxide-Semiconductor，N沟道金属氧化物场效应管)在这里作为ESD电流的泄放通路；在两级GGMOS之间，通常设置一个电阻以增强ESD保护电路的阻抗，并就近保护集成电路芯片的内部线路。

发明内容

针对现有技术中的缺陷，本发明要解决的技术问题是提供一种静电破坏保护电路，它能够有效的提高静电破坏保护电路对输入信号中带有的高频噪声的屏蔽能力，并抑制受到高频静电破坏时的放电电流。

根据本发明的一个方面，提供一种静电破坏保护电路，所述静电破坏保护电路包括一个输入端和一个输出端、若干级静电电流防护架构以及噪声屏蔽电路。所述若干级静电电流防护架构用于防护集成电路芯片内部线路的栅极，增强电路对静电破坏电流的防护能力。所述噪声屏蔽电路与所述输入端及输出端相连，用于抑制在受到静电破坏时的放电电流，并屏蔽输入信号中带有的噪声。所述噪声屏蔽电路包括感性装置，所述感性装置连接到所述静电电流防护架构之间，用以提高噪声屏蔽电路对输入信号中带有的高频噪声的屏蔽能力，并抑制当受到高频静电破坏时的放电电流，提高所述静电破坏保护电路在受到高频静电破坏时的保护能力。

本发明通过在传统的静电破坏保护电路的噪声屏蔽电路中加入感性装置，使得静电破坏保护电路在输入信号带有高频噪声时，噪声屏蔽电路具有较高的阻抗，提高了静电破坏保护电路屏蔽高频噪声的能力；而且当输入信号或输出信号是低频时，感性装置基本不影响噪声屏蔽电路的输入输出阻抗，使得输入信号或输出信号不受静电破坏保护电路的影响.

根据本发明的一个方面，提供一种静电破坏保护电路，所述静电破坏保护电路的噪声屏蔽电路的感性装置包括一个电感。

根据本发明的另一个方面，还提供一种静电破坏保护电路，所述静电破坏保护电路的噪声屏蔽的电路感性装置包括相互串联的一个电阻和一个电感。

根据本发明的又一个方面，提供一种静电破坏保护电路，所述静电破坏保护电路包括一级静电电流防护架构。

根据本发明的又一个方面，还提供一种静电破坏保护电路，所述静电破坏保护电路包括两级及两级以上的静电电流防护架构。

根据本发明的又一个方面，还提供一种静电破坏保护电路，所述静电破坏保护电路的若干级静电电流防护架构设置在所述噪声屏蔽电路的一侧。

根据本发明的又一个方面，还提供一种静电破坏保护电路，所述静电破坏保护电路的若干级静电电流防护架构设置在所述噪声屏蔽电路的两侧。

根据本发明的又一个方面，还提供一种静电破坏保护电路，所述静电破坏保护电路的噪声屏蔽电路包括不大于静电电流防护架构级数的感性装置，每个感性装置跨接在两级所述静电电流防护架构之间。

根据本发明的又一个方面，还提供一种静电破坏保护电路，所述静电破坏保护电路的静电电流防护架构包括两个二极管。

根据本发明的又一个方面，还提供一种静电破坏保护电路，所述静电破坏保护电路的静电电流防护架构包括一个P型晶体管和一个N型晶体管。