[发明专利]一种差分时域比较器电路

权利要求书

1.一种差分时域比较器电路，其特征在于：该电路由差分电压时间转换电路(1)、鉴相电路(2)和输出产生电路(3)组成；

所述差分电压时间转换电路(1)的Vinp输入端、Vinn输入端和Clk信号端分别与外部的模拟输入信号Vinp、Vinn和输入时钟信号Clk相连；其D_p输出端、D_n输出端和控制信号ctrl2输入端分别与所述鉴相电路(2)的D_p输入端、D_n输入端和控制信号ctrl2输出端相连；其Clkn信号输出端与所述输出产生电路(3)的Clkn信号输入端相连；

所述鉴相电路(2)的Clk信号端与输入时钟信号Clk相连；其O₁、O₂和O₃三个输出端分别与所述输出产生电路(3)的O₁、O₂和O₃三个输入端相连；

所述输出产生电路(3)的Comp_out输出端输出一个比较结果信号。

2.根据权利要求1所述的差分时域比较器电路，其特征在于：所述差分电压时间转换电路(1)为一个左右对称的差分电路，由11个MOS管、5个反相器、一个与门、2个电容器和一个电阻器构成；用于对输入时钟信号Clk、差分模拟输入信号Vinp和Vinn进行处理，产生三个输出信号，分别从D_p端，D_n端和Clkn端输出；其中

时钟信号Clk通过反相器I₅与Clkn信号输出端相连；时钟信号Clk和控制信号ctrl2通过与门I₆相与，产生控制信号ctrl1；

所述Vinp输入端与NMOS管M₁的栅极相连；NMOS管M₂的栅极与ctrl1信号相连，其源极与NMOS管M₁的漏极相连，其漏极和PMOS管M₃的漏极、PMOS管M₄的栅极共点并通过电容器C₁与地GND相连；PMOS管M₃的栅极与所述Clk信号端相连，其源极和PMOS管M₄的源极共点并与电源电压VDD相连；PMOS管M₄的漏极和NMOS管M₅的漏极共点并通过反相器I₁和反相器I₂与所述D_p输出端相连；NMOS管M₅的源极与地GND相连，其栅极与Clkn信号端相连；

所述Vinn输入端与NMOS管M₆的栅极相连；NMOS管M₇的栅极与ctrl1信号相连，其源极与NMOS管M₆的漏极相连，其漏极和PMOS管M₈的漏极、PMOS管M₉的栅极共点并通过电容器C₂与地GND相连；PMOS管M₈的栅极与所述Clk信号端相连，其源极和PMOS管M₉的源极共点并与电源电压VDD相连；PMOS管M₉的漏极和NMOS管M₁₀的漏极共点并通过反相器I₃和反相器I₄与所述D_n输出端相连；NMOS管M₁₀的源极与地GND相连，其栅极与Clkn信号端相连；

NMOS管M₁₁的漏极和NMOS管M₁的源极、NMOS管M₆的源极共点，其源极与地GND相连，其栅极与Clkn信号端相连；电阻器R_D与NMOS管M₁₁并联。