[发明专利]用于容错控制的自校验方法无效

专利信息
申请号: 200910054458.4 申请日: 2009-07-07
公开(公告)号: CN101943910A 公开(公告)日: 2011-01-12
发明(设计)人: 吴胜昔;张晴;张剑;孟祥龙;郑玉鑫;李扬 申请(专利权)人: 华东理工大学
主分类号: G05B23/02 分类号: G05B23/02
代理公司: 上海智信专利代理有限公司 31002 代理人: 吴林松
地址: 20023*** 国省代码: 上海;31
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摘要:
搜索关键词: 用于 容错 控制 校验 方法
【说明书】:

技术领域

发明属于信息处理领域,涉及一种用于容错控制的自校验方法,具体地说,涉及一种用于容错控制,采用按字表决的自校验方法。

背景技术

容错型控制系统是石油、化工、电力、冶金等流程工业的核心安全部件之一,主要应用于紧急停机系统、安全联锁系统等关键应用。目前,国内在工业过程安全保护系统控制方面的研究、技术创新还处于消化吸收技术阶段,还没有完全自主产权的容错控制器,仍然只能大量依赖于进口,所以,开发具有完善容错功能的安全型控制器是实现流程工业自动化装置国产化的迫切需要,对保障这些与国民经济休戚相关的重大装备的安全运行具有明显的现实意义。

三重容错控制器的关键技术是采用表决冗余系统的结构可靠性方法,冗余算法(王道彬,陈怀民.三余度飞控系统余度管理算法设计与实现,计算机测量与控制,2007,15(11):1621-1623)是系统可靠性的关键因素,也是容错管理的主要功能,系统的故障容错能力主要是通过系统的冗余决策算法来实现的。通常在表决器中运用的算法大都是多数一致表决算法(majority voting),该算法的主要思想是按位比较进行取舍决策,当三模块通道中的2个甚至3个通道位都出现错误时,表决器将会输出错误的结果(林建辉,张宇明.基于2/3(G)表决冗余加速度传感器容错技术的研究[J],电子测量与仪器学报,2003,17(3):15-21)。

发明内容

本发明的目的在于提供一种用于容错控制的自校验方法,具有容错性,保证了系统输出信号的准确性,提高了系统可靠性。

为达到以上目的,本发明所采用的解决方案是:

一种用于容错控制的自校验方法,其包括如下步骤:

第一步,将系统的数据输入信号隔成三路分别进入第一模块、第二模块、第三模块;

第二步,输入信号通过第一步中的第一模块、第二模块、第三模块后,分别将数据输入到第一表决器、第二表决器、第三表决器中进行按字表决;

第三步,信号通过三个表决器进行按字表决后,输出信号通过一个逻辑门对其进行判断;

第四步,对第三步的逻辑门的输出信号进行判别,如果判断出信号为0,则转入表决决策逻辑;如果判断出信号为1,则转入自动转换单元;

第五步,接受第四步中转入表决决策逻辑的信号,启动表决决策逻辑,表决决策逻辑启动则表明三模块至少有二个以上的输出完全一致;

第六步,接受第四步中转入自动转换单元的故障信号,当自动转换单元接受到这个故障信号,则表明三个模块的输出字两两不一致;故障信号为转换单元的启动信号,由它给转换单元一个脉冲信号,使转换单元将表决器切换至自校验环节,对其进行校验后,再进行表决输出。

进一步,三个模块处于各自独立的位置,每个模块具有独立的通讯通道,互不干扰。

按字表决的方法,用Zi表示第i个模块的输出,用表示第i个模块输出的第j位,由异或门和与门组成的逻辑进行判断,当且仅当模块i和j的输出位全部相同时,按字表决的匹配逻辑才会输出1,否则输出0。

三个表决器的输出全为1,则表示第一模块、第二模块、第三模块的输出位完全一致,逻辑门输出0;三个表决器输出逻辑分别为1,0,0,则表示三个模块有一个通道与其他二个通道不一致,此时逻辑门输出0,同样不产生故障信号;三个表决器的输出全为0,则表示三模块的输出两两不一致,产生一个故障信号1。

表决决策逻辑由与门和或门组成,其接受第二步表决器的输出,第一表决器输出为1,则表明第一模块和第二模块的输出一致,表决决策逻辑将第一模块或者第二模块的输出作为系统总输出;第一表决器的输出为0,则表明第一模块和第二模块的输出不一致,则将第三模块的输出作为总的输出,其中第一表决器对第一模块和第二模块进行按字比较;第二表决器对第二模块和第三模块进行按字比较;第三表决器对第一模块和第三模块进行按字比较。

按字表决算法是对三重容错系统中的模块输出位进行整体的两两比较,当三个模块的所有位都完全匹配时,表决器将输出任意一个模块的输出作为最终输出,当有两个模块相匹配时,表决器输出这两个模块中的任意输出,当所有模块都不匹配时,表决器将产生一个出错信号。

由于采用了上述方案,本发明具有以下特点:本发明将系统信号分为三路并按字表决,当三个模块的所有位都完全匹配时,表决器将输出任意一个模块的输出作为最终输出,当有两个模块相匹配时,表决器输出这两个模块中的任意输出,当所有模块都不匹配时,表决器将产生一个出错信号,提高了系统输出的可靠性。

附图说明

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