[发明专利]一种集成电路可靠性分析方法和装置

说明书

技术领域

本发明属于集成电路技术领域，具体涉及一种考虑工艺参数扰动和NBTI效应的集成电路可靠性分析方法和装置。

技术背景

随着CMOS集成电路特征尺寸进入纳米尺度，集成电路的使用寿命及可靠性成为了集成电路设计中严峻的挑战。集成电路的可靠性是由集成电路的工艺参数扰动和电路工作时的老化因素共同作用所决定的(1)。集成电路特征尺寸的减小增加了准确制造的难度，制造中引起的几何和电学参数的扰动，比如器件的有效沟道长度，阈值电压等，都给器件的性能和可靠性带来了较大影响。同时，器件运行时的一些老化因素，比如电迁移，反向偏置温度不稳定性(NBTI)等，也成为了电路设计者所广泛关注的电路可靠性问题。在纳米尺度工艺中，NBTI效应已经成为影响电路可靠性的首要因素(2)(3)。NBTI效应是因为当PMOS器件反向偏置时(即V_gs＝-V_dd)，其硅和氧化层中间形成缺陷而造成的。在NBTI效应下，PMOS器件的阈值电压会随着时间增加，从而导致器件性能随时间下降。

尽管对于单独地考虑工艺参数扰动或者NBTI效应对于电路性能的影响，国际上已有很多分析方法(4)～(11)，但是这些方法都独立地分析工艺参数扰动或者NBTI效应，而没有考虑到这两者的相互作用对电路的性能和可靠性产生的共同影响。一方面，如(8)指出的，NBTI效应造成的PMOS阈值电压的偏移量，不仅受器件实际工作环境(温度和信号占空比)的影响，而且受到工艺参数扰动的影响(例如氧化层厚度和初始阈值电压)。因此，由于制造中引入的工艺参数扰动，NBTI效应也应该作为一个随机过程进行分析。另一方面，随着器件工作时间的推进，电路的时序统计特性也会被NBTI效应以及工艺参数扰动所改变。

在同时考虑工艺参数扰动和NBTI效应的电路分析方面，目前国际上有以下几个方法。文献(12)把NBTI引起的阈值偏移(ΔV_th)作为随机变量分析，但是没有考虑到其他工艺参数扰动对阈值偏移的影响。文献(13)在对标准库单元的分析和优化中同时考虑了NBTI和工艺参数扰动的因素，但是这一方法基于最坏情况对NBTI效应进行分析，忽略了电路本身工作环境的影响，用这样的方法分析的结果是过度悲观的，(13)中也提到准确度可能与正常工作情况下的器件差30倍。文献(14)比较完整地分析了阈值电压扰动对NBTI效应的影响，但是其分析都是针对某一条路径而不是整个电路。这一分析方法不能考虑到实际电路中庞大规模的路径之间的相关性，从而对分析精度造成损失。

参考文献

(1)M.Alam，K.Kang，B.C.Paul，and K.Roy.Reliability-and process-variation aware design ofVLSI design.In IPFA，India，2007.

(2)S.Chakravarithi，A.T.Krishman，V.Reddy，C.F.Machala，and S.Krishnan.A comprehensiveframework for predictive modeling of negative bias temperature instability.In AnnualInternational Reliabilty Physics Symposium，Phoenix，2004.

(3)K.Kang，S.P.Park，K.Roy，and M.A.Alam.Estimation of statistical variation in temporalNBTI degradation and its impact on lifetime circuit performace.In ICCAD，2007.

(4)X.Li.Asymptotic probability extraction for non-normal distribution of circuit.In ICCAD，2004.

(5)S.Kumar，J.Li，C.Talarico，and J.Wang.A probabilistic collocation method based statisticalgate delay model considering process variations and multiple input switching.In DATE，2005.