[发明专利]半导体NROM存储装置有效

专利信息
申请号: 200910056018.2 申请日: 2009-08-06
公开(公告)号: CN101989461A 公开(公告)日: 2011-03-23
发明(设计)人: 权彛振;柯罗特;董智刚;邱雷 申请(专利权)人: 中芯国际集成电路制造(上海)有限公司
主分类号: G11C17/08 分类号: G11C17/08
代理公司: 北京集佳知识产权代理有限公司 11227 代理人: 李丽
地址: 201203 *** 国省代码: 上海;31
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摘要:
搜索关键词: 半导体 nrom 存储 装置
【说明书】:

技术领域

发明涉及半导体存储技术,尤其是涉及半导体NROM存储装置。

背景技术

氮化物可编程只读存储装置(NROM)是一种具有堆栈式栅极结构的闪存。

然而,与常规闪存不同的是,NROM存储单元阵列采用氧化硅/氮化硅/氧化硅(ONO)复合层作为其存储单元只读式内存的浮栅。由于氮化硅能捕获电荷,因此射入氮化硅浮栅之中的电子并不会均匀分布于整个浮栅之中,而是以高斯分布的方式集中于其浮栅的局部区域上,可以减少常规闪存中存在的漏电流,并且,利用这种结构还可实现同一个存储单元的多位数据存储。

此外,相较于常规闪存中源极选择单元和漏极选择单元之间仅包括32条或者64条字线以构成一页存储单元阵列,NROM存储装置的存储单元阵列在源极选择单元和漏极选择单元之间,通常包括更多的存储单元,并且在每页存储单元阵列之间通过连接单元进行连接。例如,在NROM存储装置中,以32条字线构成一页,每一个源极选择单元和与其相对应的漏极选择单元之间共具有19页存储单元阵列,其中页与页之间通过连接单元相连。

参考图1,NROM存储装置100包括:存储单元阵列101,用于实现存储功能;控制单元102,用于控制对存储单元阵列101的读写操作;地址寄存器103和数据寄存器104,分别用于保存地址和数据;译码单元105,用于将从地址寄存器103所获得的地址进行解码后发送至控制单元102;读写单元106,用于对存储单元阵列101进行读写操作。

由于NROM的每一单元列中包含众多依靠连接单元所连接的存储单元,控制单元102在对存储装置单元阵列101进行读写操作的过程中,需要依照其固有的操作顺序,即按照存储单元的物理排布顺序依次对每一个存储单元逐个进行访问和操作,并且对于每一页的存储单元阵列,总是先从与该页连接的一个连接单元相邻近的存储单元开始,依次直到该页中距离该连接单元较远的存储单元为止。

参考图2,在一个存储单元阵列中,每页具有64个存储单元,分别为存储单元WL0、存储单元WL1、存储单元WL2、存储单元WL3、......、存储单元WL63,其中,每32个存储单元的头尾两个存储单元与连接单元邻近,例如存储单元WL0和存储单元WL31、存储WL单元32和存储单元WL63,其中存储单元WL31与存储单元WL32之间通过连接单元201相连。当对该NROM存储装置的存储单元阵列进行访问或写入等操作时,例如访问第1、5、7页,则首先分别对1、5、7页中的存储单元WL0开始操作,然后处理存储单元WL1,接着是存储单元WL2,依次类推,直至将存储单元WL63处理完毕。

然而,在实际操作中,由于存在电阻损耗,邻近连接单元的存储单元所获得的位线电压往往高于远离连接单元的存储单元所获得的位线电压。采用NROM固有的操作顺序,使得与连接单元邻近的存储单元较远离的存储单元而言,需要承受更大的电压,因而更容易出现损坏,进而影响存储装置的稳定性和寿命。

发明内容

本发明解决的问题是提供一种半导体NROM存储装置,其与连接单元邻近的存储单元具有较小损坏几率。

为解决上述问题,本发明提供了一种半导体NROM存储装置,包括:存储单元阵列,用于存储数据和指令,包括多个存储单元和设置在预定数目个存储单元之间的连接单元;寄存器,用于缓存接收的数据信息;操作单元,用于对所述存储单元阵列中的存储单元进行操作;控制单元,用于控制所述操作单元,按照预定的访问顺序并根据存储单元与所述连接单元的距离,对所述存储单元阵列的每个存储单元进行操作。

与现有技术相比,本发明具有以下优点:通过比较存储单元与连接单元的距离,或者再辅以与存储单元的偏置电压进行比较,用以确定一个或多个初始单元及其操作顺序,以及确定后续存储单元的操作顺序,从而使得每次进行读取或写入操作时,初始单元为不同的存储单元,从而避免了采用固定的初始单元导致其相较于其它存储单元更容易损坏,进而保证了存储装置的稳定性以及延长了存储装置的使用寿命。

附图说明

图1是常规NROM存储装置的结构示意图;

图2是现有技术中NROM存储装置单元阵列的数据流向示意图;

图3是本发明半导体NROM存储装置实施方式的结构示意图;

图4是本发明半导体NROM存储装置一种具体实施方式的结构示意图;

图5是半导体NROM存储装置中存储单元阵列的结构示意图;

图6是本发明半导体NROM存储装置一种具体实施例中的数据流向示意图;

图7是本发明半导体NROM存储装置另一种具体实施例中的数据流向示意图;

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