[发明专利]控制互连线之间介质层中空洞高度的方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别涉及一种控制互连线之间介质层中空洞高度的方法。

背景技术

在深亚微米时代，集成电路的尺寸越来越小，当特征工艺尺寸低于0.18微米，金属互连线之间的延迟将越来越明显。特别是在高频率的SiGe(锗硅)BiCMOS(双极型互补金属氧化物半导体)电路中，金属互连线之间的延迟时间将成为影响电路速度的不可忽视的因素。金属互连线延迟时间随金属互连线电阻、金属互连线之间的电容增大而增大，所以降低金属互连线电阻和降低金属互连线之间的电容都可以减小金属互连线延迟时间。

为了减小金属互连线延迟时间，现有技术通常采用低介电常数的材料如氟硅玻璃，其介电常数为3.3左右比普通SIO₂(介电常数为4.0)低，用于金属层间介质可以减小金属互连线之间的电容。还有一种减小金属互连线延迟时间的工艺是在淀积金属层间介质层时，在金属互连线之间形成空洞。空洞介电常数近似为1.0，可以很好的减小金属互连线之间的电容。

但金属互连线之间的间距不一样导致金属互连线之间的空洞高度不一致，在间距较大的互连线空洞高度较高。间距较小(如90-200纳米)的互连线，互连线之间的电容比较大，使用低介电常数的介质材料或在介质层中形成空洞用于减小互连线之间的电容对于降低互连线的延迟时间比较重要。间距较大(如＞300纳米)的互连线，由于间距较大，互连线之间电容较小，对于互连线的延迟时间影响不大，可以不使用低介电常数介质材料和空洞。在设计规则中将定义互连线的最小间距，大于该最小值的间距将会在设计的版图中出现。因此，如图2所示，互连线之间的距离不完全相等。如图3所示，淀积层间介质在互连线之间形成空洞，互连线间距越大，空洞的高度越高。如图4所示，在后续CMP(化学机械研磨)工艺之后将可能磨到空洞顶部导致空洞露出来，从而导致电路失效或可靠性问题。

发明内容

本方面所要解决的技术问题是提供一种控制互连线之间介质层中空洞高度的方法，能够解决CMP之后研磨到空洞顶部致使空洞露出来的问题，提高电路的可靠性。

为解决上述技术问题，本发明控制互连线之间介质层中空洞高度的方法的技术方案是，包括以下步骤：

1)采用PECVD淀积SiO₂，使得一部分互连线之间形成闭合空洞，另一部分互连线之间形成未闭合的空洞；

2)采用HDPCVD淀积SiO₂，填充步骤1)中未闭合的空洞，使所有空洞顶部高度不超过较小间距互连线之间最高空洞顶部高度。

作为本发明的进一步改进是，步骤2)中将未闭合的空洞填充满，或者在原未闭合的空洞底部留下部分空洞，或者是上述两种情况的结合。

作为本发明另一种进一步改进是，步骤2)中采用HDPCVD淀积SiO₂，填充在步骤1)中未闭合的空洞，并在原未闭合的空洞底部留下部分空洞时，控制在原未闭合的空洞底部留下部分空洞高度在预先设定的范围。

本发明在互连线之间形成包含空洞的低介电系数介质层的制作方法，在第二步采用HDPCVD方法，能够边生长边刻蚀，将尚未闭合的空洞填满或在原空洞底部留下很小的空洞，使所有空洞高度不会超过较小间距互连线之间最高空洞高度，CMP之后不再出现空洞被磨到露出来的现象。

附图说明

下面结合附图和实施例对本发明作进一步详细的说明：

图1为本发明互连线结构剖面图；

图2为互连线刻蚀完成后剖面示意图；

图3为现有工艺淀积完成后空洞位置示意图；

图4为现有工艺CMP后空洞位置示意图；

图5本发明第一步PECVD TEOS/O₂ SiO₂淀积完成后示意图；

图6为本发明第二步HDPCVD SiO₂淀积完成后示意图。

具体实施方式

在本发明中，互连线可以是金属或金属合金互连线如铝、铝硅、铜、钨等，也可以是金属化合物如氮化钛，钨硅等，还可以是多晶硅、非晶硅互连线。

为了控制互连线中空洞的位置，本发明方法分为两个步骤：