[发明专利]交替排列的P型和N型半导体薄层的形成方法有效
申请号: | 200910057783.6 | 申请日: | 2009-08-27 |
公开(公告)号: | CN101996868A | 公开(公告)日: | 2011-03-30 |
发明(设计)人: | 刘继全 | 申请(专利权)人: | 上海华虹NEC电子有限公司 |
主分类号: | H01L21/04 | 分类号: | H01L21/04;H01L21/20;H01L21/306 |
代理公司: | 上海浦一知识产权代理有限公司 31211 | 代理人: | 王函 |
地址: | 201206 上*** | 国省代码: | 上海;31 |
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摘要: | |||
搜索关键词: | 交替 排列 半导体 薄层 形成 方法 | ||
1.一种交替排列的P型和N型半导体薄层的形成方法,其特征在于:包含以下步骤:
1)在衬底硅片上生长一层第一外延层;
2)在第一外延层上进行第一次刻蚀形成沟槽;
3)在第一外延层表面和沟槽内部生长绝缘层;
4)去除沟槽底部的绝缘层;
5)对第一次刻蚀形成的沟槽进行第二次刻蚀形成深沟槽;
6)用选择性外延对深沟槽进行填充,形成第二外延层,该第二外延层与第一外延层具有相反导电类型;
7)去除绝缘层;
8)用化学机械研磨去除沟槽,即可得到交替排列的P型和N型半导体薄层。
2.如权利要求1所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述步骤1)中第一外延层的厚度为20.0-80.0μm。
3.如权利要求1所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述步骤2)中沟槽的宽度为1.0-10.0μm,深度为1.0-10.0μm。
4.如权利要求1所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述步骤3)中绝缘层是氧化硅和/或氮化硅。
5.如权利要求1所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述步骤4)中沟槽底部绝缘层的刻蚀采用干法刻蚀工艺,沟槽表面用光刻胶保护,沟槽侧壁的绝缘层不受刻蚀工艺的影响。
6.如权利要求1所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述步骤5)中第二次刻蚀形成的深沟槽的深度等于或大于器件所需的P型薄层的高度,该深沟槽的宽度为1.0-10.0μm,深度为10.0-50.0μm。
7.如权利要求1所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述步骤6)中选择性外延的温度为800-1100摄氏度,压力为20-760托。
8.如权利要求1或7所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述步骤6)中选择性外延的硅源为二氯二氢硅,流量为50-1000毫升/分钟。
9.如权利要求1所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述步骤6)中选择性外延的刻蚀气体为氯化氢或氟化氢,流量为50-1000毫升/分钟。
10.如权利要求1所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述步骤7)中绝缘层的去除采用干法刻蚀或湿法刻蚀或化学机械研磨。
11.如权利要求1所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述步骤8)中化学机械研磨的量,在沟槽的底部之下,且在深沟槽的底部之上。
12.如权利要求1所述的交替排列的P型和N型半导体薄层的形成方法,其特征在于:所述第一外延层为P型,第二外延层为N型;或者所述第一外延层为N型,第二外延层为P型。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造